専用ブロックおよびマクロ プリミティブ (DSP、ブロック RAM、UltraRAM、NoC マスター ユニット/スレーブ ユニット (NMU/NSU)、AI エンジン、および XPIO など) で開始または終了するパス、あるいはその間のパスは、これらのプリミティブには次のようなタイミング特性があるので、特別な注意が必要です。
- 一部のピンでセットアップ/ホールド/clock-to-output タイミング アークの値が大きい。たとえばブロック RAM の clock-to-output 遅延は、オプションの出力レジスタなしで 1.2 ns、オプションの出力レジスタありで 0.3 ns です。詳細は、ターゲット デバイス シリーズのデータシートを参照してください。
- NoC 出力ピンで clock-to-output タイミング アークの値が大きい。たとえば、NoC NSU の clock-to-output 遅延は約 0.65 ns です。
- 通常の FD/LUT 接続よりも配線遅延が大きい。
- 通常の FD-FD パスよりもクロック スキューの変動が大きい。
- ファブリックとデバイスの上辺/下辺にある専用ブロック (AI エンジン、XPHY ロジック、I/O ロジック、およびクロック調整ブロックなどの XPIO 内にある専用ブロックなど) の間の配線遅延が大きい。
また、これらのプリミティブの使用可能性とサイト ロケーションも CLB スライスより制限されるので、その配置はより困難であり、QoR 低下の原因となることがよくあります。
これらの理由から、AMDでは次を推奨します。
- 専用ブロックおよびマクロ プリミティブで開始または終了するパスをできるだけパイプライン処理します。
- これらのセルに接続されている組み合わせロジックの構造を変更し、ロジック段数を最低でも 1 セル、またはパイプライン処理により追加されるレイテンシが懸念される場合は 2 セル削減します。
- 配置前にこれらのパスのセットアップ タイミングが最低でも 500 ps で満たされるようにします。
- 専用ブロックまたはマクロ プリミティブを遠くに配置する必要がある場合は、それら多数に接続されているロジック コーンを複製します。
- デザインに含まれる DSP ブロックに入出力されるパスまたは DSP ブロック内のタイミング要件が厳しい場合は、
opt_design -dsp_register_optを実行してレジスタをタイミングがより適切になる位置に移動します。注記:opt_designの段階ではタイミングは見積もりであるため、phys_opt_design -dsp_register_optを実行して、配置前にはタイミングが正確でなかった部分の移動を修正する必要がある場合もあります。 - AI エンジンと XPIO 内の専用ブロック (XPHY ロジック、I/O ロジック、クロック調整ブロックなど) とのインターフェイスとなるパイプライン フリップフロップの配置に境界ロジック インターフェイス (BLI) を使用します。一部の IP には、BLI フリップフロップを使用するオプションがあります。