RTL 設計者向け Vitis 開発フロー - 2023.2 日本語

C/C++ で記述され、XRT ネイティブ API を使用してコンパイルされたホスト プログラムは、g++ コンパイラを使用してコンパイルされ、x86 プロセッサ上で実行するホスト実行可能ファイルを作成します。ホスト プログラムは、FPGA の PL 領域にある RTL カーネルと対話し、アクセラレーション アプリケーションを完成します。

RTL デザインは、Vivado ツールを使用してAMD FPGA デバイス向けに開発および最適化されています。Vivado ツールでのカーネル開発の手順は、次のとおりです。

1. RTL コードを編集して関数を設計します。
2. Vivado シミュレータでビヘイビアー シミュレーションを使用して RTL を検証します。
3. RTL 合成、配置配線、およびタイミングを検証します。
4. タイミング レポートを確認してパフォーマンスを解析します。
5. パフォーマンス目標が達成されるまで、前の手順を繰り返します。
6. Vitis フローで使用するために、RTL IP をカーネル (.xo) としてパッケージします。

Vitis リンカーでザイリンクス オブジェクト (.xo) ファイルとターゲット ハードウェア プラットフォームとリンクし、デバイス バイナリ ファイル (.xclbin) を作成します。このファイルが読み込まれて、Alveo ターゲット プラットフォーム上で実行されます。

デバイス バイナリのアーキテクチャを定義するため、コンフィギュレーション ファイル (design.cfg) を作成し、カーネルがグローバル メモリにどのように接続されるか、カーネルどうしでどのように接続されるかや、複数の関数を並列で実行できるようにするため、カーネル (または演算ユニット) のインスタンスをいくつデバイス バイナリに作成する必要があるかといったことを指定します。このコンフィギュレーション ファイルは Vitis リンカーに渡されて、.xclbin を生成します。