SV/Verilog を使用した外部 RTL トラフィックジェネレーター

SV/Verilog を使用した外部 RTL トラフィックジェネレーター - 2023.2 日本語

Vitis 統合ソフトウェアプラットフォームの資料: アプリケーションアクセラレーション開発 (UG1393)

Document ID

UG1393

Release Date

2023-12-13

Version

2023.2 日本語

次に説明するように、System Verilog/Verilog で記述された既存のテストベンチを使用すると、テストベンチ階層をわずかに変更するだけで、トラフィックを生成できます。