Vivado プロジェクト用の sim_ipc_axis IP の生成 - 2023.2 日本語

デフォルトでは、Python スクリプトは、前のセクションで記述したように、ラッパー Verilog ファイルのほか、aie_wrapper_ext_tb_ip.tcl と aie_wrapper_ext_tb_proj.tcl を生成します。

この後は、Vivado プロジェクトがあるかどうかによって、2 つの方法があります。

1. 既に Vivado プロジェクトを作成している場合は、ここで説明する IP フローを使用します。Tcl console から aie_wrapper_ext_tb_ip.tcl スクリプトを読み出します。

   source <absolute_path>/aie_wrapper_ext_tb_ip.tcl

   この Tcl スクリプトを使用すると、必要な sim_ipc_axis IP を生成できます。Tcl ファイルを読み出したら、simulation_sources の下に階層が作成され、プロジェクトに必要なファイルやディレクトリを追加できます。

2. Vivado プロジェクトがまだ作成されていない場合は、aie_wrapper_ext_tb_proj.tcl プロジェクト スクリプトを使用して作成してください。ターミナルで次のコマンドを使用します。

   vivado -mode batch -source aie_wrapper_ext_tb_proj.tcl 

   注記: サードパーティのシミュレータを使用するには、SIMULATOR_GCC_PATH、SIMULATOR_CLIBS_PATH、INSTALL_BIN_PATH の必要なパスを更新する必要があります。サードパーティー シミュレータの設定方法は、 『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション』 (UG900) の「ロジック シミュレーション」を参照してください。

   aie_wrapper_ext_tb_proj.tcl を読み出すと、ほかのシミュレータで使用するために必要なサブディレクトリとスクリプトを含む export_sim ディレクトリが生成されます。この Tcl スクリプトは、aie_wrapper_ext_tb_ip.tcl スクリプトを読み出します。