Vitis コンパイラがターゲット プラットフォームにカーネルを接続できるようにするには、RTL カーネルが PL カーネル プロパティ で説明される要件に準拠している必要があります。次の表に、さまざまなインターフェイスの要件を示します。
重要: ポート名を厳密に同じにように定義する必要がある場合もあります。
ポートまたはインターフェイス | 説明 | 説明 |
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クロック | 1 つまたは複数のクロック入力。 |
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[Reset] | プライマリ アクティブ Low リセット入力ポート |
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interrupt | アクティブ High の割り込み。 |
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s_axi_control | 唯一の AXI4-Lite スレーブ制御インターフェイス |
ヒント:
s_axilite インターフェイスのアドレス範囲は、必要に応じて kernel.xml ファイルで編集し、package_xo コマンドでパッケージし直すことができます。ただし、XRT では 64K (16 ビット) のアドレス範囲の制限があります。s_axilite インターフェイスが 16 ビット幅より大きい場合、ツールはエラーを返します。 |
AXI4_Memory Mapped Interface (m_axi) | グローバル メモリ アクセス用の AXI4 メモリ マップド インターフェイス |
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AXI4_STREAM (axis) | カーネル間やホストアプリケーションとカーネル間で一方向のデータを転送するための AXI4-Stream インターフェイスです。 |
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