Vitis リリースまたはターゲット プラットフォームを移行すると、特に次のいずれかの条件が当てはまる場合は、デザイン パフォーマンスおよびタイミング クロージャが変わってしまうことがあります。
- タイミング クロージャにフロアプラン制約が必要であった。
- デバイスまたは SLR 使用率が通常のガイドラインよりも大きかった。
- LUT 使用率が 70% を超えていた。
- DSP、RAMB、UltraRAM 使用率が 80% を超えていた。
- FD 使用率が 50 パーセントを超えていた。
- タイミング クロージャのためにコンパイル ストラテジに多くのエフォートが必要であった。
使用率ガイドラインには、デザインのコンパイル時間が長くなったか、またはパフォーマンスが初期見積もりよりも低下したかを示すしきい値があります。複数の SLR を必要とする大型のデザインの場合は、カーネル ポートのメモリへのマップ で説明するように
v++ --config オプションでカーネル/DDR の関連付けを指定して、フロアプラン制約で次のようになるかどうかを確認します。 - 各 SLR の使用率が推奨ガイドラインよりも低い。
- ハードウェア リソースの 1 つのタイプがガイドラインよりも多く必要な場合に、その使用率が SLR 間にバランスを取って分配されている。
全体的に使用率の高いデザインの場合、カーネルでパイプライン処理の量を増やすと (レイテンシは長くなる)、タイミング クロージャが達成しやすくなり、パフォーマンスも達成しやすくなります。
上記の点をすべてすばやく確認するには、次に示すように -R オプションを使用して Vitis アプリケーション アクセラレーション開発フローで生成されるフェイルファースト レポートを使用します (詳細は レポート生成の制御 を参照)。
-
v++ –R 1-
report_failfastが各カーネルの合成段階の終わりに実行されます。 -
report_failfastがデザイン全体のopt_designの後に実行されます。 -
opt_designDCP が保存されます。
-
-
v++ –R 2-
-R 1と同じレポートに加え、次が追加されます。 -
report_failfastは各 SLR の配置後に実行されます。 - その他のレポートおよび中間 DCP が生成されます。
-
すべてのレポートおよび DCP は、カーネル合成レポートも含め、中間ディレクトリに保存されます。
<runDir>/_x/link/vivado/prj/prj.runs/impl_1タイミング クロージャおよびフェイルファースト レポートの詳細は、 『FPGA および SOC 用 UltraFast 設計手法ガイド』 (UG949) を参照してください。