割り込み - 2023.2 日本語

XRT 管理の RTL カーネルには、1 つの割り込みがある interrupt 割り込みポートをオプションで含めることができます。ポート名は interrupt にして、アクティブ High にする必要があります。これは、制御レジスタ ブロックでグローバル割り込みイネーブル (GIE) および割り込みイネーブル レジスタ (IER) ビットの両方がアサートされるとイネーブルになります。

Vitis コンパイラ (v++) は、ハードウェア インターフェイスの追加 で説明されるように、プラットフォームに接続可能な割り込みがあれば、PL カーネルの割り込み信号をプラットフォームで使用可能な信号にリンクします。プラットフォーム上で割り込みがイネーブルになっていない場合は、手動でカーネルの割り込みを接続する必要があります。

デフォルトでは、IER が内部 ap_done 信号を使用して、割り込みをトリガーします。さらに、割り込みは IP 割り込みステータス レジスタのビット 0 に 1 が書き込まれた場合にのみクリアされます。

このロジックは、RTL カーネル用の Verilog コードと、関連する component.xml および kernel.xml ファイルにも記述されます。kernel.xml ファイルは kernel.xo に含まれ、package_xo コマンドまたは RTL Kernel ウィザードを使用すると自動的に生成されます。