Vitis Unified IDE では、HLS コンポーネントの階層構造は <workspace>/<component>/<component>/hls/ のようになっています。 Vitis Component Explorer で HLS コンポーネントを選択し、右クリック メニューから Open In Terminal を選択すると、コン ポーネント フォルダーの中身を確認できます。
合成が終了すると、<component>/hls フォルダー内に syn フォルダーが作成されます。このフォルダーには、次のものが含まれます。
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verilog および vhdl フォルダーには出力 RTL ファイルが含まれます。
- 最上位ファイル名は、合成の最上位関数と同じ名前になります。
- RTL ファイルは、より上位の関数にインライン展開されていないサブ関数ごとに 1 つ作成されます。
- ブロック RAM やパイプライン乗算器などのサブブロックをインプリメントするための追加の RTL ファイルが含まれる場合もあります。
- report フォルダーには、最上位関数のレポート ファイルと、HLS コンパイラで上位関数にインライン展開されていないサブ関数ごとに 1 つのレポート ファイルが含まれます。最上位関数のレポートには、デザイン全体の詳細が含まれます。
重要:
Vivado ツールで合成用に生成された syn/verilog または syn/vhdl フォルダーの RTL ファイルは直接使用しないようにしてください。代わりに、RTL デザインのパッケージ で説明されるように、パッケージ プロセスによって生成されたエクスポートされた出力ファイルを使用する必要があります。HLS コンパイラは、浮動小数点デザインなど、合成された RTL コードに Vivado IP カタログの IP を使用することがあり、この場合、verilog および vhdl フォルダーには完全なデザインが含まれません。