IP コアのシミュレーション - 2023.2 日本語

Vitis 高位合成ユーザー ガイド (UG1399)

Document ID
UG1399
Release Date
2023-12-18
Version
2023.2 日本語

デザインを浮動小数点コアを使用してインプリメントする場合、RTL シミュレータでその浮動小数点コアのビット精度モデルを使用できるようにしておく必要があります。これは、RTL シミュレーションを Vivado ロジック シミュレータで実行すると自動的に設定されます。ただし、サポートされるサードパーティの HDL シミュレータの場合、AMD浮動小数点ライブラリをあらかじめコンパイルし、シミュレータのライブラリに追加する必要があります。

たとえば、Verilog のAMD浮動小数点ライブラリを VCS シミュレータで使用するためにコンパイルするには、Vivado IDE を開き、[Tcl Console] ウィンドウに次のコマンドを入力します。

compile_simlib -simulator vcs_mx -family all -language verilog

これにより、現在のディレクトリに VCS の浮動小数点ライブラリが作成されます。ディレクトリ名は Vivado の [Tcl Console] ウィンドウで確認します。この例では ./rev3_1 です。

このライブラリは、協調シミュレーション設定 で説明されるように Vitis Unified IDE で cosim.compiled_library_dir コンフィギュレーション ファイル コマンドを指定するか、次のコマンドを使用して C/RTL 協調シミュレーションを実行して参照する必要があります。

cosim_design -tool vcs -compiled_library_dir <path_to_library>/rev3_1