RTL エクスポートの出力 - 2023.2 日本語

Vitis 高位合成ユーザー ガイド (UG1399)

Document ID
UG1399
Release Date
2023-12-18
Version
2023.2 日本語

HLS コンパイラで Package コマンドを実行すると、アクティブ ソリューションのフォルダーにある impl フォルダーに出力が保存されます。

出力ファイルおよびフォルダーは、次のとおりです。

  • component.xml: インターフェイスおよびアーキテクチャを定義する IP コンポーネント ファイル。
  • <component_name>.zip: IP およびその内容の ZIP アーカイブ。この ZIP ファイルは、Vivado IP カタログに直接追加できます。
  • <component_name>.xo: Vitis アプリケーション アクセラレーション開発フローで使用するためのコンパイル済みカーネル オブジェクト。
  • impl/ip: ZIP ファイルから解凍された IP の内容。
  • impl/ip/example: パッケージされた IP を生成する Tcl スクリプトと IP をエクスポートするシェル スクリプトを含むフォルダー。
  • impl/report: 合成済みまたは配置配線済み IP のレポートを含むフォルダー。
  • impl/verilog: Verilog 形式の RTL 出力ファイルを含むフォルダー。
  • impl/vhdl: VHDL 形式の RTL 出力ファイルを含むフォルダー。
    ヒント: Flow NavigatorImplementation ステップが実行された場合、出力フォルダーには、Vivado Design Suite で開くことができる project.xpr ファイルも含まれます。
重要: verilog または vhdl 出力フォルダーのファイルは、ユーザーが直接使用できません。代わりに、次の理由の場合、パッケージされた IP 出力ファイル (impl/ip) を使用してください。

浮動小数点のデザインなど、HLS コンパイラが合成済みデザインで Vivado IP を使用する場合、impl/verilog または impl/vhdl ディレクトリには RTL 合成中に IP を作成するためのスクリプトが含まれます。verilog または vhdl フォルダーのファイルをコピーして RTL 合成で使用する場合、これらのフォルダー内にあるスクリプト ファイルを正しく使用することはユーザーの責任です。パッケージ IP 出力ファイル (impl/ip) が使用される場合、このプロセスは自動的に実行されます。HLS コンポーネントで C/RTL 協調シミュレーションが実行されていれば、Vivado プロジェクトに RTL テストベンチも含まれ、デザインをシミュレーションできます。