AMD Vitis™ HLS では、オプションに互換性のある関数引数が 1 つの m_axi/s_axilite インターフェイス アダプターにデフォルトでグループ化されます。ポートを 1 つのインターフェイスにバンドルすると、AXI4 ロジックを排除してデバイス リソースを節約できるので、密集したデザインで作業する場合に必要になることがあります。ただし、すべてのメモリ転送が 1 つのポートを通ることになるので、1 つのインターフェイス バンドルによりカーネルのパフォーマンスが制限されてしまうことがあります。m_axi
interface インターフェイスには独立した読み出しチャネルと書き込みチャネルがあるので、1 つの場所に対してであれば、1 つのインターフェイスで読み出しと書き込みを同時に実行できます。複数のバンドルを使用すると、複数のインターフェイスを作成してメモリ バンクに接続することで、カーネルの帯域幅とスループットを向上させることができます。
AXI インターフェイスのバンドル規則の詳細は、ユーザー ガイド (UG1399) の M_AXI バンドル/S_AXILITE を参照してください。先に進む前に、このセクションを確認する必要があります。