演算子数の制限 - 2023.2 日本語

デフォルトでは Vitis HLS はまずパフォーマンスを最大限にしようとするため、場合によっては、明示的に演算子の数を制限してエリア削減する必要があります。デザインの演算子数を制限する方法はエリア削減には効率的な方法で、演算を共有させるとエリアが削減しやすくなりますが、パフォーマンスが落ちる可能性があります。

ALLOCATION 指示子を使用すると、デザインで使用される演算子の数を制限できます。たとえば、foo というデザインには 317 個の乗算が含まれるのに、FPGA には 256 個の乗算器リソース (DSP マクロセル) しかないとします。次の ALLOCATION プラグマを使用すると、Vitis HLS で最大 256 個の乗算 (mul) 演算子を含むデザインが作成されます。

dout_t array_arith (dio_t d[317]) {
 static int acc;
 int i;
#pragma HLS ALLOCATION instances=fmul limit=256 operation

 for (i=0;i<317;i++) {
#pragma HLS UNROLL
 acc += acc * d[i];
 }
 rerun acc;
}

type オプションを使用すると、ALLOCATION 指示子で演算、インプリメンテーション、または関数を制限するかどうかを指定できます。次の表に、ALLOCATION 指示子を使用して制御可能なすべての演算をリストします。