特殊な組み込み関数を使用して記述され、Vitis Model Composer にインポートされた AI エンジン カーネルは、より大型の AMD Versal™
アダプティブ SoC システム デザインの一部として使用できます。AI エンジン上で動作するカーネルに加え、デバイスのプログラマブル ロジック (PL) 領域で実行するカーネルを指定できます。PL カーネルは、RTL または HLS C/C++ 関数を使用して記述できます。AI エンジンと PL ブロック間の接続は、物理チャネル インターフェイス タイルを介して配線されます。概念的には、接続のデータ幅は 32 ビット、64 ビット、または 128 ビットです。
Model Composer では、これらのポートのデータ型と複素性が一致する場合にのみ、AI エンジン カーネルを HLS PL カーネルに接続できます。AI エンジン カーネルのポートと PL カーネルのポートのデータ型または複素性が一致しない場合は、インターフェイス ブロックを使用して不一致を調整する必要があります。
この章では、HDL ブロックまたは HLS C/C++ 関数と AI エンジン カーネルの接続について説明します。