AIE to HDL ブロックの設定

次の図に、AI エンジンサブシステムを HDL デザインに接続するために必要なコンポーネントを示します。この接続を設定する際は、入力デザインの基準を考慮し、それに従ってブロックのパラメーターを設定する必要があります。入力デザインの基準は、次のとおりです。

HDL デザインの場合、tdata 信号ラインのビット幅 (W)。これは、プログラマブルロジックのデータのビット幅です。
HDL デザインのサンプル時間 (T)。このサンプル時間は、ハードウェアで HDL デザインに供給するクロックのターゲットクロックレートを決定します。クロックが 1 つのデザインでは、これは Gateway In AXIS ブロックで設定されたサンプル時間になります。
前述のとおり、HDL ドメインのシミュレーションはサイクル精度です。HDL デザインが、毎サイクル新しいデータを受信できないことがあります (HDL デザインが新しいサンプルを受信できない場合、HDL デザインからの tready 信号は 0 に設定される)。これは、HDL デザインの開始間隔 (II) と呼ばれます。たとえば、HDL デザインが 10 サイクルごとに新しいサンプルを受信する場合、デザインの II は 10 となります。毎クロックサイクル新しいサンプルを受信できるデザインの開始間隔は 1 です。
AI エンジンカーネルの出力のサンプル数 (S)。
AI エンジンカーネルの出力データ型 (DT)。

P を AI エンジンサブシステムの周期に設定します。AI エンジンサブシステムのすべての入力および出力信号は、同じ周期である必要があります。P の下限値は、後で決定されます。

注記: PLIO ブロックはパススルーブロックで、コード生成のみに影響します。

図 1. AIE to HDL ブロックの設定

手順 1: PLIO ブロックの PLIO ビット幅の設定

PLIO ビット幅を W に設定します。

Output Data Type

Output Data Type を出力ビット幅が W になるように設定します。W が入力のビット幅よりも広い場合は、出力は符号なしにするか、出力の符号の有無を入力と同じにする必要があります。入力ビット幅を W より大きい値にすることはできません。

Output Sample Time

Ouptut Sample Time を Inherit: Same as tready に設定します (T に設定することと同じ)。ブロックへのビットレートは、次の式で計算されます。

図 2. ビットレート入力

ブロックの出力ビットレートは、次の式で計算されます。

図 3. ビットレート出力

ブロックの内部バッファーがオーバーフローしないようにするには、入力レートを入力レート以下にする必要があります。ただし、HDL デザインの開始間隔 (II) は ii です。そのため、次のようになります。

図 4. 入力レート ≤ 出力レート

または

図 5. Alternate