AXI4-Lite インターフェイス用デザイン設定 - 2023.2 日本語

example_dds デザインでは、Gateway In および Gateway Out ブロックにより、Simulink デザインのサイクルおよびビット精度の FPGA 部分の境界がマークされます。DDS Compiler の周波数は、Gateway In の出力ポート (phase_valid および phase_data) に接続された信号に正しい値を挿入することで制御できます。これには、次の phase_valid ブロックの例で示すように [Interface] オプションを変更します。

図 1. [Interface] オプション

この例では、Model Composer で [Interface] にスレーブ AXI4-Lite インターフェイスが指定されているので、最上位の AXI4-Lite インターフェイスに変換されます。

次のオプションを使用することもできます。

[Auto assign address offset]

(オン) 各 Gateway が AXI4-Lite インターフェイス内のレジスタに接続され、AXI4-Lite インターフェイスにマップされた異なる Gateway In の番号に基づいて、アドレス オフセットの自動割り当てが実行されるように指定します。アドレスは、32 ビット データ幅にバイトでアライメントされます。

[Address offset]

(オフ) このオプションは、Auto assign address offset がオフの場合にのみオンにできるようになります。これにより、ユーザーがアドレス オフセットを手動で上書きできるようになります。

[Interface Name]

インターフェイスに名前を付けます。デザインに複数の AXI4-Lite インターフェイスがある場合、インターフェイスはこの名前で識別されます。

重要: [Interface Name] には、英数文字 (アルファベットは小文字) またはアンダースコア (_) のみを使用でき、名前の最初の文字は小文字のアルファベットにする必要があります。'axi4_lite1' は使用できますが、'1Axi4-Lite' は使用できません。

[Description]

ここに入力した情報は、デザインが Vivado IP カタログにエクスポートされるときに自動的に作成されるインターフェイスの資料に含まれます。

その他の Gateway も同じ方法で設定します。