ザイリンクス Gateway Out ブロックは、 Simulink® デザインの HDL 部分からの出力です。このブロックは、Model Composer の固定小数点型または浮動小数点型を、Simulink の整数型、単精度浮動小数点型、倍精度浮動小数点型、または固定小数点型に変換します。
Gateway Out ブロックは、設定に応じて、Model Composer で生成された HDL デザインの最上位の出力ポートを定義するか、単にハードウェア記述から切り取られたテスト ポイントとして使用できます。
Gateway ブロック
ザイリンクス Gateway Out ブロックは、次の機能を提供するために使用されます。
- Model Composer の固定小数点型または浮動小数点型のデータを、Simulink の整数型、単精度浮動小数点型、倍精度浮動小数点型、または固定小数点型に変換します。
- Model Composer で生成された HDL デザインの最上位の I/O ポートを定義します。Gateway Out ブロックは、最上位出力ポート定義します。
- Model Composer の Create Testbench がオンの場合に、テストベンチの結果ベクター値を定義します。この場合、HDL コード生成時に、Simulink シミュレーション中に発生したブロックからの出力が論理ベクターとしてデータ ファイルに記録されます。各最上位ポートに対して、HDL シミュレーション中にこのベクター値と予測される結果を照合する HDL コンポーネントが最上位テストベンチに挿入されます。
- 最上位 HDL エンティティの対応する出力ポートに名前を付けます。
ブロック パラメーター
- Basic タブ
-
Basic タブには、次のパラメーターがあります。
- Propagate data type to output
- このオプションは、Model Composer デザインをサブシステムとして Simulink デザインにインスタンシエートする場合に便利です。出力のデータ型としてデフォルトで Simulink double を使用する代わりに、Model Composer のデータ型が、次の表に示すように、適切な Simulink データ型に伝搬されます。
表 1. 伝搬するデータ型出力 Model Composer のデータ型 Simulink データ型 XFloat_8_24 single XFloat_11_53 double 指数部の幅と仮数部の幅が単精度より狭いカスタム浮動小数点精度型 single 指数部の幅と仮数部の幅が単精度より広いカスタム浮動小数点精度型 double XFix_<width>_<binpt> sfix<width>_EN<binpt> UFix_<width>_<binpt> ufix<width>_EN<binpt> XFix_<width>_0 (width は 8、16、または 32) Int<width> (width は 8、16、または 32) UFix_<width>_0 (width は 8、16、または 32) uint<width> (width は 8、16、または 32) XFix_<width>_0 (width は 8、16、または 32) sfix<width> UFix_<width>_0 (width は 8、16、または 32) ufix<width> - Translate into Output Port
- このチェック ボックスをオフにすると、ハードウェアに変換されたときに、ゲートウェイは実際の出力ポートにはなりません。このチェック ボックスはデフォルトでオンになっており、出力ポートに変換されます。このオプションがオフの場合、Gateway Out ブロックは、Simulink Sink ブロックと通信してデザインの一部をプローブするため、デバッグ時にのみ使用されます。この場合、Gateway Out ブロックの色がグレーになり、ゲートウェイが出力ポートに変換されないことが示されます。
- Implementation タブ
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Implementation タブには、次のパラメーターがあります。
- Interface Options
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- Interface
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- None
- HDL ネットリスト生成時に、この Gateway Out を最上位の出力ポートに変換します。
- AXI4-Lite
- HDL ネットリスト生成時に、AXI4-Lite インターフェイスを作成し、Gateway Out をその AXI4-Lite インターフェイス内のレジスタの 1 つにマップします。
- Interrupt
- IP カタログの生成中、Model Composer デザインが Vivado® IP カタログに含めることが可能な IP モジュールにパッケージされたときに、この Gateway Out を割り込み出力ポートとしてタグ付けします。
- Auto assign address offset
- Gateway Out が AXI4-Lite インターフェイスとして設定されている場合に、Gateway Out がマップされている AXI4-Lite インターフェイス内のレジスタにアドレス オフセットを自動的に割り当てます。
- Address offset
- [Auto assign address offset] がオフの場合に、使用するアドレス オフセットを明示的に指定します。4 の倍数値を指定する必要があります。
- Interface Name
- Gateway Out が AXI4-Lite インターフェイスとして設定されている場合に、このインターフェイスに固有の名前を割り当てます。デザインに複数の AXI4-Lite インターフェイスがある場合、インターフェイスはこの名前で識別されます。IP カタログ フローを使用する場合、IP には Model Composer で作成される <design_name>_<interface_name>_s_axi という名前のインターフェイスが含まれます。重要: Interface Name には、英数文字 (アルファベットは小文字) またはアンダースコア (_) のみを使用でき、名前の最初の文字は小文字のアルファベットにする必要があります。
axi4_lite1は使用できますが、1Axi4-Liteは使用できません。 - Description
- この Gateway Out に関する設計者の追加コメントで、インターフェイスのドキュメントに記載されます。
- Constraints
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- IOB Timing Constraint
- ハードウェアでは、Gateway Out は入力/出力バッファー (IOB) のセットとして実現されます。IOB のタイミングを制約するには、3 つの方法があります。これらは、[None]、[Data Rate]、[Data Rate, Set 'FAST' Attribute] です。
None を選択すると、Model Composer で作成されるユーザー制約ファイルに IOB のタイミング制約は書き込まれません。つまり、IOB から同期エレメントへのパスは制約されません。
Data Rate を選択すると、IOB が動作するデータ レートに制約されます。このレートは、Model Composer Hub ブロックの [System Clock Period] の値と、デザイン内のその他のサンプル周期に対する Gateway ブロックのサンプル レートによって決定されます。たとえば、システム周期 10 ns で動作している Dout という名前の Gateway Out に対して、次の OFFSET = OUT 制約が生成されます。
# Offset out constraints NET "Dout(0)" OFFSET = OUT : 10.0 : AFTER "clk"; NET "Dout(1)" OFFSET = OUT : 10.0 : AFTER "clk"; NET "Dout(2)" OFFSET = OUT : 10.0 : AFTER "clk";Data Rate, Set 'FAST' Attribute を選択すると、上記の OFFSET = OUT 制約が生成されます。また、各 IOB に対して FAST スルー レート属性が生成されます。これにより遅延は削減されますが、ノイズと消費電力が増加します。前の例では、次の追加属性が制約ファイルに追加されます。
NET "Dout(0)" FAST; NET "Dout(1)" FAST; NET "Dout(2)" FAST; - Specify IOB Location Constraints
- このオプションを選択すると、IOB ロケーション制約を指定できます。
- IOB Pad Locations, e.g. {'MSB', ..., 'LSB'}
- IOB ピンの位置を文字列のセル アレイとして指定します。位置はパッケージ特定です。
このブロックで使用されるその他のパラメーターについては、[Block Parameters] ダイアログ ボックスの共通オプション を参照してください。