HDL to AIE ブロックの設定 - 2023.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2023-11-15
Version
2023.2 日本語

次の図に、HDL デザインを AI エンジン サブシステムに接続するために必要なコンポーネントを示します。この接続を設定する際は、入力デザインの基準を考慮し、それに従ってブロックのパラメーターを設定する必要があります。入力デザインの基準は、次のとおりです。

  1. HDL デザインの出力データ型 (DT1)。AXI-S 信号の場合、DT1 の幅 (W) は、32、64、または 128 ビットである必要があります。
  2. AI エンジン カーネルの入力のデータ型 (DT2)。これは、AI エンジン カーネルで決定されます。
  3. AI エンジン カーネル ブロックの入力のサンプル数 (S)。ウィンドウ入力タイプの AI エンジン カーネルでは、これは通常入力ウィンドウのサイズです。ストリーム入力の AI エンジン カーネルでは、これは通常 AI エンジン カーネルが呼び出しごとに消費するサンプル数です。
  4. HDL デザインで N クロック サイクルごとにしか新しいサンプルが生成されない場合、出力サンプル レートをオプションの係数 N で低減できます。
図 1. HDL to AIE ブロックの設定

上記の 5 つのデザイン条件を考慮し、ブロックのパラメーターを次のように設定します。

手順 1: PLIO ブロックの PLIO ビット幅の設定

PLIO ビット幅を W に設定します。

手順 2: HDL to AIE ブロックのパラメーターの設定

  • Input data typeDT1 に設定します。
  • Output data typeDT2 に設定します。
  • Number of output samplesS に設定します。
  • Reduce output sample rate by a factor of は [N] に設定します。

手順 3: Gateway Out AXIS ブロックの設定

Sample Period パラメーターを対応する Gateway In AXI Stream ブロックと同じ値に設定します。