HDL モジュールのインポート - 2023.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2023-11-15
Version
2023.2 日本語

Vitis Model Composer デザインに既存の HDL モジュールを 1 つまたは複数追加する場合があります。HDL ブラック ボックス ブロックを使用すると、VHDL および Verilog をデザインに含めるできます。ブラック ボックス ブロックは、ほかの Model Composer HDL ブロックと同様に動作し、デザインに含められ、シミュレーションで使用され、ハードウェアにコンパイルされます。Model Composer でブラック ボックス ブロックがコンパイルされる際、ブラック ボックスのポートは自動的に残りのデザインに接続されます。ブラック ボックスは、その周辺および Model Composer Hub ブロックの設定に基づいて、同期クロック デザインまたは複数のハードウェア クロック デザインをサポートするように設定できます。

表 1. ブラック ボックス インターフェイス
ブラック ボックス HDL の要件および制限事項 ブラック ボックスに関連付ける VHDL、Verilog、EDIF の要件および制限事項を説明します。
Black Box Configuration ウィザード Black Box Configuration ウィザードの使用方法を説明します。
ブラック ボックス コンフィギュレーション M 関数 ブラック ボックス コンフィギュレーションの M 関数の作成方法を説明します。
表 2. HDL 協調シミュレーション
HDL シミュレータの設定 ブラック ボックス ブロックで HDL を協調シミュレーションする AMD Vivado™ シミュレータまたは Questa の設定方法を説明します。
複数のブラック ボックスの協調シミュレーション 1 つの HDL シミュレータ セッションで複数のブラック ボックス ブロックを協調シミュレーションする方法を説明します。