Vitis Model Composer では、複数の方法でデザインを同等の下位レベルの表記にコンパイルできます。デザインのコンパイル方法は、Model Composer Hub ブロックのダイアログ ボックスの設定によって異なります。さまざまなコンパイル タイプがサポートされているので、デザイン環境に合った記述を選択できます。たとえば、そのデザインが大規模システムのコンポーネントとして使用される場合は、HDL ネットリストまたは IP カタログが適しています。
| HDL ネットリスト コンパイル | デザインをインプリメントする HDL ファイルの生成方法を説明します。 |
| ハードウェア協調シミュレーション コンパイル | Simulink® および Questa で使用可能な FPGA ハードウェアにデザインをコンパイルするための、Model Composer 設定方法を説明します。 |
| IP カタログのコンパイル |
Model Composer デザインを AMD Vivado™ IP カタログに追加可能な IP コアとしてパッケージする方法を説明します。 Model Composer はデフォルトの生成ターゲットとして IP カタログのコンパイル タイプを使用します。 |
| 合成済みチェックポイントのコンパイル |
Vivado 統合設計環境 (IDE) プロジェクトで使用できる合成済みチェックポイント ファイル (synth_1.dcp) の生成方法を説明します。 |