Vitis Model Composer Hub ブロックのパラメーター - 2023.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2023-11-15
Version
2023.2 日本語
表 1. [Hardware Selection] タブ
アプリ内のフィールド パラメーター名 許容値
Select Hardware SelectHardware パーツ、またはボード名またはプラットフォーム ファイル
表 2. [Code Generation] タブ
アプリ内のフィールド パラメーター名 許容値 注記
To select the subsystem in the left side panel SelectSubsystem 0 または 1  
TargetSubsystem   読み取り専用のパラメーターです。コード生成のために選択されたサブシステムのリストを返します。
表 3. [Code Generation (DUT)] タブ
アプリ内のフィールド パラメーター名 許容値
Code Directory CodeDirectory Directory
表 4. [Code Generation (Hardware Flow)] タブ
アプリ内のフィールド パラメーター名 許容値
Generate Hardware Validation Code GenerateHwValidationCode 0 または 1
Generate Hardware Image GenerateHwImage 0 または 1
HW System Type HwSystemType
  • BareMetal
  • Linux
Target HwTarget
  • hw
  • hw_emu
Common SW Dir HWCommonSWDir ディレクトリ
Target SDK Dir TargetSDKDir ディレクトリ
表 5. [Code Generation (HDL Subsystem)] タブ
アプリ内のフィールド パラメーター名 許容値 注記
Compilation Type CompilationType
  • HDL Netlist
  • IP Catalog
  • Synthesized Checkpoint
  • Hardware Co-Simulation (JTAG)
 
Burst Mode HwCosimBurstMode 0 または 1 ハードウェア協調シミュレーションの設定
FIFO HwCosimFifoDepth
  • 1024
  • 2048
  • 4096
  • 8192
Vendor IPVendor String or Char array IP カタログの設定
Library IPLibrary 文字列または Char 配列
Name IPName 文字列または Char 配列
Version IPVersion 文字列または Char 配列
Category IPCategory 文字列または Char 配列
Status IPStatus
  • 1: プロダクション
  • 2: ベータ
  • 3: プリプロダクション
Auto Infer Interface IPAutoInferInterface 0 または 1
Use Common repository directory (チェック ボックス) IPUseCommonRepoDir 0 または 1
Edit field beside Use Common repository directory checkbox IPCommonRepoDir 文字列または Char 配列
Use plug-in project IPUsePlugInProject 0 または 1
Hardware Description HardwareDescription
  • Verilog
  • VHDL
 
  VHDLLibrary 文字列または Char 配列  
  UseSTDLogic 0 または 1  
Synthesis Strategy SynthesisStrategy 文字列または Char 配列 (有効な合成ストラテジである必要があり)。  
Implementation Strategy ImplementationStrategy 文字列または Char 配列 (有効なインプリメンテーション ストラテジである必要があり)。  
Create Testbench CreateTestbench 0 または 1  
Enable Multiple clocks EnableMultipleClocks 0 または 1  
FPGA Clock Period FPGAClockPeriod 文字列または Char 配列 (例: '10')  
Simulink System Period SimulinkSystemPeriod 文字列または Char 配列 (例: '1')  
Clock pin location ClockPinLocation 文字列または Char 配列  
Provide Clock enable clear pin ProvideClockEnableClearPin 0 または 1  
  ClockSettings 次のフィールドを使用した構造体:
  • subsystem
  • fpgaClockPeriod
  • simulinkSystemPeriod
  • clockPinLocation
  • provideClockEnableClearPin
 
Block Icon Display BlockIconDisplay
  • Default
  • Normalized sample periods
  • Sample frequencies (MHz)
  • Pipeline stages
  • HDL port names
  • Input data types
  • Output data types
 
Perform Analysis PerformAnalysis
  • None
  • Post Synthesis
  • Post Implementation
 
Analysis Type AnalyzerType
  • Timing
  • Resource
 
Remote IP Cache RemoteIPCache 0 または 1  
Create Interface document CreateInterfaceDocument 0 または 1  
表 6. [Code Generation (HLS Subsystem)] タブ
アプリ内のフィールド パラメーター名 許容値
Target Target
  • HLS C++ コード
  • IP Catalog
Vendor IPVendor 文字列または Char 配列
Library IPLibrary 文字列または Char 配列
Name IPName 文字列または Char 配列
Version IPVersion 文字列または Char 配列 (例: '1.0')
Hardware description language IPHwDescLang
  • Verilog
  • VHDL
FPGA Clock Frequency FPGAClockFrequency 文字列または Char 配列 (例: '200')
Throughput factor ThroughputFactor 0 ~ 9
Create Testbench and run C simulation CreateTestbench 0 または 1
Testbench stack size TestbenchStackSize 文字列または Char 配列 (例: '10')
表 7. [Code Generation (AIE Subsystem)] タブ
アプリ内のフィールド パラメーター名 許容値
AIE Compiler Options AIECompilerOptions 文字ベクターのセル配列、または空のセル配列。
AIE Simulator Options AIESimulatorOptions 文字ベクターのセル配列、または空のセル配列。
Create Testbench CreateTestbench 0 または 1
Run cycle-approximate AIE simulation RunAIESimulation 0 または 1
Simulation Timeout SimulationTimeout 文字列または Char 配列
Plot AIE simulation output and Estimate throughput PlotAIESimulation 0 または 1
Collect Profiling Statistics CollectProfilingStats 0 または 1
Collect Data for Vitis Analyzer CollectDataForVitisAnalyzer 0 または 1
表 8. [Settings] タブ
アプリ内のフィールド パラメーター名 許容値
Treat this model as a legacy System Generator design for backward-compatibility TreatDesignAsLegacyHDL 0 または 1
Number of parallel AI Engine builds NumOfAIEParallelBuilds 範囲 (1, システム内のコア数)