コンパイル ターゲットとして HDL Netlist および IP Catalog を選択すると、コード生成の結果の統合方法を示すサンプル Vivado プロジェクトも生成されます。
HDL Netlist を選択した場合、Vitis Model Composer で設計されたモジュールが Vivado プロジェクトの最上位に設定され、IP のインスタンスも含まれます。Vitis Model Composer Hub ブロックで Create testbench をオンにした場合は、テストベンチおよびスティミュラス ファイル (*.dat) もプロジェクトに追加されます。
IP Catalog を選択した場合は、次の機能を含むサンプル プロジェクトが作成されます。
- Model Composer から生成された IP がプロジェクトに関連付けられた IP カタログに追加され、RTL フローおよび IP インテグレーター ベース フローで使用できます。
- <design>_stub の下に、RTL フローでの IP のインスタンシエート方法を示す <ip>_0 という IP の RTL インスタンシエーションが含まれます。
- RTL フローで IP をインスタンシエートする <design>_tb というテストベンチが含まれます。
注記: Gateway In または Gateway Out ブロックで AXI4-Lite スレーブ インターフェイス生成が選択されている場合は、テストベンチは作成されません。
- このサンプル プロジェクトで選択されているパーツが Zynq 7000 SoC の場合は、プロジェクトに Zynq 7000 サブシステムを含むサンプル IP インテグレーター図が含まれます。その他すべてのパーツには、 MicroBlaze™ ベースのサブシステムが作成されます。