クロック ドメイン内のブロックのグループ化 - 2023.2 日本語

ブロックは、Vitis Model Composer でサブシステムとしてグループ化されます。また、サブシステムはクロック ドメイン内のブロックをグループ化するために使用できます。Vitis Model Composer Hub ブロックの [HDL Clock Settings] タブで複数のクロックをイネーブルにすることで、各サブシステムのクロック設定を制御できます。

前の図では、src_domain というクロック ドメイン サブシステムが作成されています。HDL Clock Settings タブでは、FPGA クロック周期が (1000/368) ns (368 MHz) に、Simulink システム周期が 1 秒に設定されています。これは、Simulink 1 秒の前進が FPGA クロックの (1000/368) ns に対応することを意味します。

同様に、別のクロック ドメインを示す別のブロック グループが dest_domain というサブシステムに含まれます。このサブシステムは、1000/245 ns (245 MHz) の FPGA クロック周期で実行されるように設定されます。Simulink システム周期は 368/245 に設定されます。これは、src_domain サブシステムの Simulink システム周期が 1 に設定されているためです。このため、より速い src_domain からのシステム周期で標準化します。