Model Composer Hub ブロックは、HDL Analysis タブの Block Icon Display を使用してすべてHDL ブロック アイコンの表示を制御できます。このタブから、Normalized sample periods または Sample frequencies のいずれかを選択すると、デザインでのクロック伝搬を確認できます。マルチクロック デザインでは、[Normalized sample periods] を選択すると、デザイン内のすべてのサンプル周期を正規化するのに Simulink システム周期の最小値が使用されます。
[Sample Frequencies] の場合、次の計算結果ポート アイコンのテキストに表示されます。
(1e6/FPGA クロック周期) * Simulink システム周期/ポート サンプル周期
FPGA クロック周期とは、ドメインの Clock Settings タブで指定した FPGA クロック周期 (ns) のことで、Simulink システム周期とは、ドメインの HDL Clock Settings タブで指定した Simulink システム周期 (秒) のことです。
シミュレーションでハードウェアの動作がクロックに相対してモデリングされるようにするには、FPGA クロック周期に対する Simulink システム周期の比率が各ドメインで同じである必要があります。この関係が正しい比率でコンパイルされないと、次の図のような警告メッセージが表示されます。
図 1. 警告
