src_domain 内のすべての HDL ブロックでは、クロッキングが Model Composer Hub ブロックの Clock 1 タブで管理されます。dest_domain サブシステムについても同様に、クロッキングは Model Composer Hub ブロックの Clock
2 タブで管理されます。FIFO ブロックの場合、クロックはデザインのそのコンテキストから派生されます。we と din ポートは、src_domain サブシステムから出る信号で駆動されるので、FIFO の wr_clk は src_domain クロックに接続されます。dout、full および re ポートは、dest_domain からの信号を駆動するか読み込むので、FIFO の rd_clk は dest_domain クロックに接続されます。クロック ドメインを横切ってこれらの信号を混合したり、一致させたり、またはクロック ドメインを超えてその他のブロックを使用すると、DRC エラーになります。