ここでは、Model Composer Hub ブロックで HDL
Netlist を選択して Generate をクリックしたときに Vitis Model Composer で生成される下位ファイルについて説明します。生成されるファイルには、デザインをインプリメントする HDL が含まれます。また、Model Composer では、HDL ファイルとその他のハードウェア ファイルが 1 つの AMD Vivado™
IDE プロジェクトで管理されます。これらのファイルは、<target
directory>/ip/<design_name>/src
フォルダーに書き込まれます。ここの <target
directory>
は、Model Composer Hub ブロックで指定されたターゲット ディレクトリです。テストベンチを作成するよう指定していない場合 ([Create testbench] をオフ)、Model Composer で生成されるファイルは次のとおりです。
ファイル名/タイプ | 説明 |
---|---|
<design_name>.vhd/.v
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階層構造ネットリストとクロック/クロック イネーブル制御が含まれます。 |
<design_name_entity_declarations>.vhd/.v
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デザインの HDL ブロックのモジュール定義のエンティティが含まれます。 |
<design_name>.xpr
|
Vivado IDE デザインの属性をすべて記述した Vivado IDE プロジェクト ファイル。 |
テストベンチを作成するよう指定している場合は ([Create testbench] をオン)、Model Composer で、上記のファイルに加え、シミュレーション結果を比較するためのファイルが生成されます。 Simulink® でのシミュレーション結果と、Questa、Vivado シミュレータ、VCS などの AMD Vivado™ IDE でサポートされる RTL シミュレータからのシミュレーション結果が比較されます。追加のファイルは次のとおりです。
ファイル名/タイプ | 説明 |
---|---|
さまざまな .dat ファイル | Simulink でのシミュレーション結果が含まれます。 |
<design_name>_tb.vhd/.v
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デザインをラップするテストベンチ。シミュレーションを実行すると、このテストベンチによりデジタル シミュレータのシミュレーション結果と Simulink のシミュレーション結果が比較されます。 |