タイミング解析の実行 - 2023.2 日本語

次のコンパイル ターゲットのいずれかを生成するたびに、タイミング解析を実行できます。

• IP カタログ
• ハードウェア協調シミュレーション
• Synthesized Checkpoint
• HDL Netlist

Vitis Model Composer でタイミング解析を実行するには、次の手順に従います。

1. Simulink モデルで Vitis Model Composer Hub ブロックをダブルクリックします。
2. Vitis Model Composer Hub のダイアログ ボックスで次のように設定します。
   1. HDL Settings タブで Code Directory を指定します。
   2. HDL Analysis タブで、ランタイムを重視するか、正確さを重視するかによって、パフォーマンス解析フィールドを Post Synthesis または Post Implementation に設定します。合成後のタイミングは精度が落ちますが高速になり、インプリメンテーション後のタイミングは精度が上がりますが低速になります。
   3. HDL Analysis タブで [Analysis Type] フィールドを Timing に設定します。
   
   
   
3. Model Composer Hub のダイアログ ボックスで Generate をクリックします。

   [Generate] をクリックすると、次が実行されます。

   1. Model Composer で選択されているコンパイル ターゲットに必要なファイルが生成されます。タイミング解析のため、Model Composer により Vivado がバックグラウンドで起動され、デザインのタイミング制約が Vivado に渡されます。
   2. Perform Analysis で Post Synthesis を選択したか、Post Implementation を選択したかによって、デザインは Vivado で合成またはインプリメンテーションまで実行されます。
   3. Vivado ツールの実行が完了すると、タイミング パスの情報が収集され、Vivado タイミング データベースから指定のファイル フォーマットで保存されます。タイミング パス データが収集されると、Vivado プロジェクトが閉じ、 MATLAB® /Model Composer プロセスに戻ります。
   4. Model Composer はタイミング情報を処理し、タイミング解析の表にタイミング パス情報を表示します (次の図を参照)。
   
   
   

   タイミング解析の表には、情報が次のように表示されます。

   • Simulink モデルからのパス (重複しないもののみ) がレポートされます。
   • スタック値が最も低いパスから 50 個表示されます。ワースト スラックがのものが 1 番上に表示され、低いものから順に表示されます。
   • タイミング違反が発生しているパスのスラック値は負の値であり、赤で表示されます。
   • 表示順序は、列見出しをクリックして列の値順に並べ替えることができます。
   • 列を表示/非表示にするには、Select Columns ボタンをクリックし、その列の名前をオン/オフにします。
     
     
     
     
   • マルチサイクル パス制約のあるデザインでは、マルチサイクル パス制約が特定され、Path Constraints 列に表示されます。その場合、異なるサンプリング レートを反映させるため、Source Clock および Destination Clock 列にクロック イネーブル信号が表示されます。
     
     
   • 表の中でパスを選択すると Simulink モデルにクロスプローブでき、Simulink モデルの対応する HDL ブロックがハイライトされます。タイミング解析結果からモデルへのクロスプローブ を参照してください。