ブラック ボックス HDL の要件および制限事項 - 2023.2 日本語

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2023-11-15
Version
2023.2 日本語

ブラック ボックスに関連付けられている HDL コンポーネントは、次の Vitis Model Composer の要件および制限事項に従っている必要があります。

  • エンティティ名が、デザインのほかのエンティティ名と重複しないこと。
  • 双方向ポートは HDL ブラック ボックスでサポートされていますが、Model Composer ではポートとして表示されず、ネットリスト後に生成された HDL にのみ表示されます。
  • Verilog ブラック ボックスの場合、モジュールおよびポートの名前は、標準の HDL 命名規則に従う必要があります。
  • クロックまたはクロック イネーブルのポートは std_logic 型である必要があります。Verilog ブラック ボックスの場合は、ポートは入力 clk など、非ベクター入力である必要があります。
  • ブラック ボックスの HDL のクロックおよびクロック イネーブル ポートの場合、クロックおよびクロック イネーブルがペアになっている必要があります (すべてのクロックに対応するクロック イネーブルがあり、すべてのクロック イネーブルに対応するクロックがある)。ブラック ボックスには複数のクロック ポートがある場合があり、その動作はデザインの前後関係によって変わります。
    • 同期シングル クロック デザインであれば、各クロック ポートを駆動するのに 1 つのクロック ソースが使用されます。クロック イネーブルのレートのみが異なります。
    • 複数の独立したハードウェア クロックが存在するデザインであれば、クロックおよびクロック イネーブル ピンを駆動するのに 2 つの異なるクロック ソースが使用されます。
  • クロック名には、「clk」という文字列を含めます (例: my_clk_1my_ce_1)。
  • クロック イネーブル名には、対応するクロック名と同じ名前にし、「clk」の部分を「ce」に置き換えます。たとえば、クロックの名前が src_clk_1 である場合、そのクロック イネーブル名は src_ce_1 にします。
  • 立ち下がりエッジでトリガーされる出力データは使用できません。
  • 負のインデックスを持つ固定小数点 2 進数値 (例: 5 downto -3) はサポートされません。
重要: Vivado IP 用に生成された暗号化済み RTL をインポートするためにブラック ボックス ブロックを使用することはお勧めしません。その代わり、DCP ファイルを使用して Vivado IP をインポートしてください。