次のコンパイル ターゲットのいずれかを生成すると、いつでもリソース解析を実行できます。
- IP カタログ
- ハードウェア協調シミュレーション
- 合成済みチェックポイント
- HDL ネットリスト
Vitis Model Composer でリソース解析を実行するには、次の手順に従います。
- Simulink モデルで Model Composer Hub ブロックをダブルクリックします。
- Model Composer Hub のダイアログ ボックスで次のように設定します。
-
Hardware Selection タブ:
- Select Hardware の横にあるボタンをクリックすると、Device Chooser が開きます。
- デザインをインプリメントする Part を指定します。注記: Partではなく、Board または Platform を選択する場合は、Part フィールドに選択した Board または Platform のパーツ名が入力されます。
-
Code Generation/HDL
Settings タブ:
- [Compilation Types] で 1 つ選択します。Model Composer では、[Compilation Type] で選択したどのタイプに対してもリソース解析を実行できます。
- [Code Directory] を指定します。
-
Code Generation/HDL
Analysis タブ:
- ランタイムを重視するか、正確さを重視するかによって、Perform Analysis フィールドを
Post Synthesis
またはPost Implementation
に設定します。 - [Analysis type] フィールドを
Resource
に設定します。
- ランタイムを重視するか、正確さを重視するかによって、Perform Analysis フィールドを
図 1. [Resource Analyzer] ダイアログ ボックス -
Hardware Selection タブ:
- Model Composer Hub のダイアログ ボックスで Generate をクリックします。
[Generate] をクリックすると、次が実行されます。
- Model Composer で選択されているコンパイル ターゲットに必要なファイルが生成されます。Model Composer では、リソース解析のために Vivado がバックグラウンドで起動されます。
-
Perform
analysis で
Post Synthesis
を選択したか、Post Implementation
を選択したかによって、デザインは Vivado で合成またはインプリメンテーションまで実行されます。 - Vivado ツールの実行が完了すると、Vivado データベースからリソース使用率データが収集され、指定ファイル フォーマットでターゲット ディレクトリに保存されます。リソース使用率データが収集されると、Vivado プロジェクトが閉じ、MATLAB/Vitis Model Composer プロセスに戻ります。
- Model Composer でリソース使用率データが処理され、[Resource Analyzer] ダイアログ ボックスの表にその情報が表示されます (次の図を参照)。
図 2. [Resource Analyzer] ダイアログ ボックス[Resource Analyzer] ダイアログ ボックスの表には、次のように表示されます。
- ダイアログ ボックスのヘッダー部分に、Vivado からリソース使用率データが収集された Vivado デザイン段階が示されます。これは Post Synthesis または Post Implementation です。
- 表内のツールバーには、リソース数の表示方法を変更するボタンがあります。
- Hierarchical/Flat Display: 階層表示またはフラットなリスト表示に切り替えます。
- Collapse All: デザイン階層を非展開にして最上位オブジェクトのみを表示します。
- Expand All: 階層をすべて展開し、デザインの各サブシステムおよび各ブロックで使用されるリソースを表示します。
- 表の各列の見出しには、デザインのターゲットに指定されているAMD デバイスで使用可能なリソースの合計数が表示されます。次の例では AMD Kintex™ 7 FPGA がターゲットになっています。図 3. Kintex 7 のリソース解析レポート
- この例では、デザインの各サブシステムおよびブロックが階層別にリストされ、次のリソース タイプの数が示されています。
- [BRAMs]
- ブロック RAM および FIFO プリミティブ。
- [DSPs]
- DSP48 プリミティブ (DSP48E、DSP48E1、DSP48E2) および DSP58
- [Registers]
- レジスタおよびフリップフロップ。「FD*」 (FDCE、FDPE、FDRE、FDSE など) および「LD*」 (LDCE、LDPE など) で始まるプリミティブは、すべて Registers に含まれます。
- [LUTs]
- すべて LUT タイプ。
- 表示順序は、列見出しをクリックして列の値順に並べ替えることができます。
- 表の中で行を選択すると Simulink モデルにクロスプローブでき、Simulink モデルの対応する HDL ブロックがハイライトされます。リソース解析結果からモデルへのクロスプローブ を参照してください。