最高のパフォーマンスを得るためのパイプライン処理 - 2023.2 日本語

AMD LogiCORE™ IP を使用する Vitis Model Composer HDL ブロックでは、コアの外に少なくとも 1 つのレジスタを配置するのがツールのデフォルト動作です。レイテンシ値がコアの最適な値よりも大きい場合は、コアの内部に最適な数のパイプライン レジスタが配置され、残りのレジスタはコアの外に配置されます。