Vitis Model Composer モデルではデザインが自動的に下位表記にコンパイルされます。Model Composer でのモデルのコンパイル方法は、Model Composer Hub ブロックの設定によって異なります。ハードウェアの HDL 記述に加え、補助ファイルも生成されます。プロジェクト ファイルや制約ファイルなどのファイルはダウンストリーム ツールで使用され、VHDL テストベンチなどのファイルはデザインの検証に使用されます。
Model Composer Hub を使ったコンパイルとシミュレーション | Vitis Model Composer Hub ブロックを使用してデザインを下位 HDL にコンパイルする方法を説明します。 |
コンパイル結果 | Model Composer Hub ブロックで HDL Netlist を選択して Generate ボタンをクリックしたときに Vitis Model Composer で生成される下位ファイルについて説明します。 |
Vivado プロジェクト | Model Composer Hub ブロックで HDL Netlist または IP Catalog を選択して Generate ボタンをクリックしたときに Vitis Model Composer ブロックで生成されるサンプル プロジェクトについて説明します。 |
HDL テストベンチ | Model Composer で生成される VHDL テストベンチについて説明します。 |