Model Composer では、複数の AXI4-Lite インターフェイスを含む IP の作成がサポートされます。Gateway In および Gateway Out ブロックを、異なる AXI4-Lite インターフェイスにまとめることができます。この機能は、複数クロック デザインでも使用できます。ソフトウェア ドライバーも提供されます。
AXI4-Lite インターフェイスに名前を付けるには、インターフェイスに関連付けられている Gateway In および Gateway Out ブロックの Interface Name にインターフェイス名を入力します。
Interface Name が同じ Gateway In および Gateway Out ブロックは、1 つの AXI4-Lite インターフェイスにまとめられます。Interface Name で指定するインターフェイス名は、小文字のアルファベットで開始し、英数字 (アルファベットは小文字) およびアンダースコア (_) のみを含めることができます。複数のクロック ドメインで Interface Name に同じインターフェイス名を指定することはできません。
ネットリストを生成するには、コンパイル タイプを IP Catalog または HDL Netlist に設定します。
Vitis Model Composer Hub ブロックンでコンパイル タイプを HDL Netlist に設定して Vivado でデザインをエラボレートすると、次の図の赤いボックスで示すように、AXI4-Lite デコーダーが 2 つ作成されます。
Vitis Model Composer Hub ブロックでコンパイル タイプを IP Catalog に設定すると、複数の AXI4-Lite インターフェイスと aresetn 信号を含むサンプル BD も生成されます。
インターフェイスの命名規則は次のとおりです。
<clock domain name/design name>_<interface name>_s_axi
IP を説明するファイルを生成するには、コンパイルを実行する前に、Vitis Model Composer Hub ブロックの HDL Analysis タブで Create interface document をオンにします。
資料には、ほかの Vivado IP の資料と同じようにアクセスできます。Vivado 回路図で IP をダブルクリックし、 をクリックします。
次のようなファイル (HTML) が開きます。
この資料には、IP のメモリ マップに関するセクションが含まれています。AXI4-Lite インターフェイスの Gateway In または Gateway Out ポートで Auto assign address offset をオンにした場合は、インターフェイスがマップされているアドレスを確認できます。
ソフトウェア ドライバーは、自動的に生成され、AMD Vitis™ ソフトウェア プラットフォームにパッケージされます。ソフトウェア ドライバーの資料は、Vitis 環境に含まれます。
