プログラマブル ロジック (PL) のロジック シミュレーションで再現が難しい状況が発生した場合、PL およびハード ブロックのデバッグが必要になることがあります。PL とハード ブロックは、次の ChipScope™ デバッグ IP コアおよびハード ブロックを使用するロジック デバッグをサポートしています。
- AXI ストリーミング Integrated Logic Analyzer (AXIS-ILA)
- AXIS-ILA コアを使用することにより、ハードウェア上のイベントをトリガーし、デザイン スピードでデータをキャプチャすることでインプリメント後のデザインのインシステム デバッグを実行できます。
- AXI ストリーミング Virtual Input/Output (AXIS-VIO)
- AXIS-VIO コアは、デザインの信号をリアルタイムでモニターおよび駆動し、スイッチや発光ダイオード (LED) などの物理入力/出力要素の代わりをします。
- Integrated Bit Error Ratio Tester (IBERT) GTY/GTYP
- Versal アダプティブ SoC GTY/GTYP は、インシステム シリアル I/O 検証およびデバッグを可能にする IBERT シリアル アナライザー機能を内蔵しています。このソリューションに追加の PL IP は必要ありません。
- NoC DDR メモリ コントローラー キャリブレーション デバッグ
- Versal アダプティブ SoC NoC に統合されている DDR メモリ コントローラーは、AMD Vivado™ ハードウェア マネージャーを介してアクセス可能なキャリブレーション デバッグ インターフェイスをサポートしています。
- PCI Express リンク デバッグ
- Versal アダプティブ SoC PCI Express® 統合ブロックは、リンク デバッグ インターフェイスをサポートしています。有効にすると、Link Training and Status State Machine (LTSSM) ステートの遷移を Vivado ハードウェア マネージャーで確認できます。