デバッグ インターフェイスの選択 - 2023.2 日本語

Versal アダプティブ SoC システムおよびソリューション プランニング設計手法ガイド (UG1504)

Document ID
UG1504
Release Date
2023-11-15
Version
2023.2 日本語

Versal アーキテクチャには、デバッガーを DPC に接続するための物理インターフェイスが複数あります。次の表に、各ユース ケースで推奨されるデバッグ インターフェイスを示します。

注記: PS のさまざまな APU および RPU は、PS に統合されている Arm® CoreSight™ インフラストラクチャを介してデバッグできます。CoreSight インフラストラクチャには、JTAG-DAP、HSDP、PL および PCIe® インターフェイスを介してアクセスできます。詳細は、 『Versal アダプティブ SoC テクニカル リファレンス マニュアル』 (AM011)このセクションを参照してください。
表 1. デバッグの目的別の推奨デバッグ インターフェイス
推奨デバッグ インターフェイス デバックの目的 注記
JTAG
  • AXIS-ILA、AXIS-VIO、およびその他のハードウェア デバッグ コアを使用した基本的なハードウェア デバッグ
  • サイズの小さい PDI のダウンロード
JTAG を使用すると、デザイン変更なしにデザインに含まれるすべてのデバッグ コアに低速で接続できます。
JTAG + HSDP (Aurora と SmartLynq+)
  • 多くの AXIS-ILA、AXIS-VIO、およびその他のハードウェア デバッグ コアを使用した高度なハードウェア デバッグ
  • SD カードを使用せず、サイズの大きい Linux イメージをブート。XSDB を使用してメモリ空間を初期化
  • サイズの大きい PDI のダウンロード
HSDP と SmartLynq+ モジュールを使用すると、デザインのわずかな変更のみで JTAG よりもはるかに高速なデバッグ接続が可能です。