PCB は、デバイスとの信号インターフェイスが最速となるように設計する必要があります。高速信号は、トレースの形状、ビア、損失、およびクロストークに大きく影響されます。これは、特に多層 PCB で顕著です。高速インターフェイスに対しては、シグナル インテグリティ シミュレーションを実行します。必要なパフォーマンスを得るため、よりよい PCB 材料を使用したり、トレースの形状を変更するなど、ボードの再設計が必要な場合もあります。
AMD では、PCB を設計する際は次の手順に従うことをお勧めします。
- 次のデバイス資料を確認します。
- 『Versal アダプティブ SoC PCB デザイン ユーザー ガイド』 (UG863) の消費電力、メモリ、および MIO インターフェイスのガイドライン。
- 『Versal アダプティブ SoC GTY および GTYP トランシーバー アーキテクチャ マニュアル』 (AM002) のボード デザインのガイドライン。
- ザイリンクス GitHub リポジトリの PCB デザインチュートリアル。
- IP の製品ガイドでメモリ IP および PCIe® デザインのガイドラインを確認します。
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Vivado ツールを使用して I/O プランニングを検証します。
- 同時スイッチ ノイズ (SSN) 解析を実行します。
- ビルトイン DRC を実行します。
- IBIS (I/O Buffer Information Specification) モデルをエクスポートします。
- 次のようにシグナル インテグリティ解析を実行します。
- ギガビット トランシーバー (GT) に対し、チャネル パラメーターを使用して SPICE または IBIS-AMI シミュレーションを実行します。
- パフォーマンスの低いインターフェイスに対し、IBIS シミュレーションを実行してオーバーシュートやアンダーシュートの問題がないかどうかをチェックします。
- Power Design Manager (PDM) ツール (japan.xilinx.com/power からダウンロード)で [Process] を [Maximum] に設定し、デザインの消費電力の初期見積もりを生成します。
- 終了してデバイスの回路図チェックリストに従います。
注記: 詳細は、 『Versal アダプティブ SoC 回路図レビュー チェックリスト』 (XTP546) を参照してください。
- XDC 動作条件制約を Vivado ツールの XDC ファイルに手動で追加します。 PDM ツールを使用してザイリンクス デザイン制約 (XDC) ファイルを生成し、このファイルを対応する Vivado プロジェクトにインポートします。PDM ツールの環境設定は、XDC 制約に変換されます。合計オンチップ消費電力の見積もりが、Vivado 消費電力解析で使用されるデザインの消費電力バジェットになります。詳細は、 『Vivado Design Suite ユーザー ガイド: 消費電力解析および最適化』 (UG907) を参照してください。