Logic ページには、CLB ロジックの消費電力見積もりが表示されます。次の図に示すように、LUT およびレジスタが表示されます。行はそれぞれ次に関連するロジックのグループを示します。
- ダイナミック消費電力の計算に周波数が使用される特定のクロック。
- すべてのロジックの入出力の平均を表すトグル レート。
LUT は次の 3 つのカテゴリに分類されます。レジスタは主に CLB レジスタです。
- 組み合わせロジックとしての LUT
- 入力を簡素化するため、PDM は平均サイズの LUT を約 5 入力と想定し、2 つの出力を使用する LUT の割合は少ないと想定します。
- シフトレジスタとしての LUT
- SRL プリミティブ
- 分散 RAM としての LUT
- LUTRAM プリミティブ
図 1. [Logic]
Shift Registers も Distributed RAMs も、メモリとして設定能な M タイプの CLB LUT を使用します。分散 RAM ベースのメモリに使用される LUT 合計数を見積もるのは難しいですが、Add Memory ボタンをクリックし、PDM Memory Configuration ウィザードを起動すると、簡単になります。メモリ配列サイズ、クロック、およびオプションを指定すると、PDM ツールが LUT とレジスタの数を計算して行に入力します。トグル レートは、遷移が発生するクロック サイクルの割合 (%) で定義されます。デフォルト値の 12.5% は、8 サイクルごとに遷移が 1 つであることを意味します。
Routing Complexity は、インターコネクトされた消費電力の抽象モデルです。この数値は、論理ネットごとの配線リソースの平均数を表します。複雑なデザインでは、ネットあたりの配線リソースがさらに必要となるので、消費電力が増加します。Routing Complexity は、デザインの配線に実際に使用された配線リソースから計算され、通常 Vivado の消費電力解析をインポートした場合にのみ、Routing Complexity は変更されます。早期段階の見積もりの場合、AMDでは Routing Complexity をデフォルト設定のままにしておくことを推奨します。