メモリ IP の追加 - 2023.2 日本語

MicroBlaze プロセッサ エンベデッド デザイン ユーザー ガイド (UG1579)

Document ID
UG1579
Release Date
2023-11-01
Version
2023.2 日本語

メモリ IP を追加するには、IP インテグレーターのデザイン キャンバスで右クリックして Add IP をクリックします。検索可能な IP カタログが開きます。検索フィルターに IP 名の最初の何文字か (この例では「MIG」) を入力すると、それに一致する IP モジュールのみが表示されます。

または、キャンバス上部の Add IP ツールバー ボタン をクリックします。

Memory Interface Generator IP をダブルクリックし、ブロック デザインに追加します。

図 1. IP カタログで検索してメモリ IP を追加

IP インテグレーターのブロック デザインにメモリ IP コアが配置されます。

  1. メモリ IP の設定を変更するには、ブロックを右クリックして Customize Block をクリックします。メモリ IP ブロックをダブルクリックして Xilinx Memory Interface Generator ダイアログ ボックスを開くこともできます。

    次の図では、左上にメモリ IP および 7 Series IP コア、右下に UltraScale デバイスの DDR4 メモリ IP コアが示されています。IP カタログから使用可能なメモリ IP は、プロジェクトに選択したターゲット パーツまたはプラットフォーム ボードによって異なります。UltraScale デバイスでは、DDR3 と DDR4 メモリ コントローラーに個別の IP コアがあります。



    この例では、KC705 ボードをターゲットにしています。次の図に示すように、プラットフォーム フローの Board ウィンドウが表示され、デザインとインターフェイスさせるコンポーネントを選択できます。

  2. Board ウィンドウから DDR3 SDRAM コンポーネントをブロック デザイン キャンバスにドラッグ アンド ドロップします。
    注記: UltraScale KCU105 ボードの場合は、DDR4 SDRAM コンポーネントも使用できます。


    ターゲット プラットフォーム ボードのメモリ コンポーネントにメモリ コントローラーを接続するため、次の図に示すように、Vivado IP インテグレーターでメモリ IP の SYS_CLK および DDR インターフェイスが外部インターフェイス ポートに接続されます。



  3. デザイン デザインキャンバス上部の Run Connection Automation リンクをクリックします。これにより、メモリ IP がプラットフォーム ボードのシステム FFPGA リセットに接続されます。

    注記: KCU105 ボードの場合、Run Connection Automation ダイアログ ボックスにメモリ IP の CO_SYS_CLK および sys_rst インターフェイスが含まれます。