ダイナミック消費電力の重要な要素は、デザイン内の各ネットのスイッチング時の動作と負荷容量です。負荷容量を決定する要素には、ファンアウト、ワイヤレングスなどがあります。高周波数で高ファンアウトのクロックの場合、そのクロック ネットの電力は非常に高くなるため、別のワークシートに詳細がレポートされます (次の図を参照)。
[Clock Tree Power] シートに必要な情報については、 『7 シリーズ FPGA クロッキング リソース ユーザー ガイド』 (UG472) または 『UltraScale アーキテクチャ クロッキング リソース ユーザー ガイド』 (UG572) を参照してください。
- バッファーの Type 列
AMD デバイスには、クロック配線構造を駆動するバッファー タイプがいくつかあります。
- クロックの Fanout 列 (7 シリーズおよび AMD UltraScale™
の XPE スプレッドシート)
このクロックで駆動される同期エレメントの数を示します。このフィールドへは、1 つのクロックで駆動されるレジスタ、ブロック RAM、および DSP の総数 (各シートを参照) を合計したものを入力するのが最良です。
- [Fanout/Site] 列
AMD UltraScale+™ デバイスの Fanout/site 列は、CLB、ブロック RAM、または DSP ブロックなどのサイトの物理ロジックへの平均クロック接続数を示します。
図 2. UltraScale+ デバイスの [Fanout/Site] 列初期段階で消費電力を見積もる場合は、この値をデフォルトのまま使用することを推奨しています。インポートした .xpe ファイルの場合、この値は AMD Vivado™ ツールから提供されます。配置配線結果に基づいて提供されるため、クロックの消費電力をより正確に見積もることができます。値の範囲は、1 (最も効率が低く、消費電力が高い) ~ 16 (最も効率が高く、消費電力が低い) です。ブロック RAM および DSP サイトでは、ファンアウトが 1 つしかないため、これらの値は 1 である必要があります。
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Clock Buffer Enable 列
ソース側でクロック ネットをゲート管理します。この値は、クロック バッファーがアクティブになる時間をパーセンテージで表します。デザインのこの部分が使用されていないときに、ソース側でクロック ネットを無効にする場合は、このパーセンテージを下げます。これによって消費電力が削減されます。
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Slice Clock Enable 列
CLB レベルのロード側でクロック ネットをゲート管理します。スライス レベル クロック イネーブル信号でクロック ロードの一部を無効にする場合は、このパーセンテージを下げます。これによって消費電力が削減されます。
注記: 高度なクロック ゲーティングなどの一部のソフトウェア アルゴリズムでは、この数が最小になるようにパッキングが再割り当てされるか、変更されます。