DDR4 信号のタイミング制約規則

Versal アダプティブ SoC PCB デザインユーザーガイド (UG863)

Document ID: UG863
Release Date: 2024-04-01
Revision: 1.8 日本語

次の表に、各種信号グループおよびターゲットに関するタイミング制約を示します。この表は、一般的な PCB レイアウトツールへの入力フォーマットに準じています。スキューを求める際には、アダプティブ SoC のパッケージ遅延を必ず含めます。

表 1. DDR4 信号のスキュー制約規則 (コンポーネント)¹
スキューの制約	ピンペアセット	最小値 (ps)	最大値 (ps)	グループ	ターゲット
クロックに対するアドレス²	アダプティブ SoC から DDR4 コンポーネント	-34	-50	A[17]、A[13:0] RAS_N/A[16] CAS_N/A[15] WE_N/A[14] BA[1:0] BG[1:0] ACT_N CKE CS_N ODT PAR	CK_T
クロック^2、3	アダプティブ SoC から DDR4 コンポーネント	0	2	CK_T CK_C	–
DQS に対するデータ⁴	アダプティブ SoC から DDR4 コンポーネント	-100	+100	DQ (4/8 ビット) DM/DBI (存在する場合)	DQS_T
DQS^3、4	アダプティブ SoC から DDR4 コンポーネント	0	2	DQS_T DQS_C	–
DQS に対するクロック⁴	アダプティブ SoC から DDR4 コンポーネント	-149	+1796	CK_T	DQS_T
スキュー計算には、必ずアダプティブ SoC のパッケージ遅延を含めます。各 DDR4 コンポーネントごとに個別の制約セットが必要です (アダプティブ SoC から DRAM 1、アダプティブ SoC から DRAM 2 など)。どちらの信号が速いか遅いかは関係なく、2 つの信号の伝搬時間の差がここに示した値を超えないようにします。各バイト/ニブル/DQS ペアごとに個別の制約セットが必要です。

表 2. DDR4 信号のスキュー制約規則 (DIMM)¹
スキューの制約	ピンペアセット	最小値 (ps)	最大値 (ps)	グループ	ターゲット
クロックに対するアドレス²	アダプティブ SoC から DIMM	-8	+8	A[17]、A[13:0] RAS_N/A[16] CAS_N/A[15] WE_N/A[14] BA[1:0] BG[1:0] ACT_N CKE CS_N ODT PAR	CK_T
クロック^2、3	アダプティブ SoC から DIMM	0	2	CK_T CK_C	–
DQS に対するデータ⁴	アダプティブ SoC から DIMM	-100	+100	DQ (4/8 ビット) DM/DBI (存在する場合)	DQS_T
DQS^3、4	アダプティブ SoC から DIMM	0	2	DQS_T DQS_C	–
DQS に対するクロック⁴	アダプティブ SoC から DIMM	-150	+150	CK_T	DQS_T
スキュー計算には、必ずアダプティブ SoC のパッケージ遅延を含めます。各 DDR4 DIMM ごとに個別の制約セットが必要です (アダプティブ SoC から DRAM 1、アダプティブ SoC から DRAM 2 など)。どちらの信号が速いか遅いかは関係なく、2 つの信号の伝搬時間の差がここに示した値を超えないようにします。各バイト/ニブル/DQS ペアごとに個別の制約セットが必要です。