次の表に、DDR4 信号の配線規則を示します。
| パラメーター | 値 |
|---|---|
| インピーダンスの規則 | |
| シングルエンド CAC 1 およびデータ信号のインピーダンス | 50Ω 2 ± 10% |
| 差動クロック (CK) およびデータ ストローブ (DQS) のインピーダンス | 90Ω 2 ± 10% |
| トレース長の規則 (アダプティブ SoC から最も遠いデバイスまたは終端まで) | |
| CAC 信号の最大 PCB トレース長 | 11000 mil |
| データ/ストローブ信号の最大 PCB トレース長 | 5500 mil |
| CAC 信号の間隔規則 | |
| CAC 信号間の最小間隔 |
2H 3 、ただし アダプティブ SoC 直下では 1H DDR4 デバイス直下では 1.5H |
| CAC 信号とクロック信号間の最小間隔 |
5H、ただし アダプティブ SoC 直下では 2H DDR4 デバイス直下では 2H |
| CAC 信号とデータ信号間の最小間隔 |
5H、ただし アダプティブ SoC 直下では 2H DDR4 デバイス直下では 2H |
| データとデータ ストローブ信号の間隔規則 | |
| 同一バイト内のデータ/ストローブ信号間の最小間隔 |
2H、ただし アダプティブ SoC 直下では 1H DDR4 デバイス直下では 1.5H |
| 異なるバイトのデータ/ストローブ信号とデータ/ストローブ信号間の最小間隔 |
5H、ただし アダプティブ SoC 直下では 2H DDR4 デバイス直下では 2H |
| メモリ インターフェイス間の信号の間隔規則 | |
| 1 つのメモリ インターフェイス内の信号と別のメモリ インターフェイス内の信号間の最小間隔 |
5H、ただし アダプティブ SoC 直下では 2H DDR4 デバイス直下では 2H |
| 信号タイプあたりの最大ビア数 | |
| CAC 信号およびクロック信号 | (2 × デバイスの数) + 2 |
| データおよびストローブ信号 | 2 |
| その他の物理的な設計要件 | |
| CAC/クロック信号は、3 つ以上の内部信号層に配線しないでください。 | |
| データ/ストローブ信号は、2 つ以上の内部信号層に配線しないでください。 | |
| データ/ストローブ信号は、内部層のメモリ デバイスのできるだけ近くに配線してください。 | |
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