LPDDR4/4x 信号のタイミング制約規則

Versal アダプティブ SoC PCB デザイン ユーザー ガイド (UG863)

Document ID
UG863
Release Date
2023-09-14
Revision
1.7 日本語

次の表に、各種信号グループおよびターゲットに関するタイミング制約を示します。この表は、一般的な PCB レイアウト ツールへの入力フォーマットに準じています。スキューを求める際には、アダプティブ SoC のパッケージ遅延を必ず含めます。

表 1. LPDDR4/4x 信号のスキュー制約規則 1
スキューの制約 ピン ペア セット 最小値 (ps) 最大値 (ps) グループ ターゲット
クロック A に対するアドレス アダプティブ SoC から LPDDR4/4x デバイス -100 +100 CA[5:0]_A CK_T_A
クロック B に対するアドレス アダプティブ SoC から LPDDR4/4x デバイス -100 +100 CA[5:0]_B CK_T_B
クロック A に対するコマンド アダプティブ SoC から LPDDR4/4x デバイス -20 +20

CKE0_A

CKE1_A 2

CS0_A

CS1_A 2

CK_T_A
クロック B に対するコマンド アダプティブ SoC から LPDDR4/4x デバイス -20 +20

CKE0_B

CKE1_B 2

CS0_B

CS1_B 2

CK_T_B
クロック (A または B) 3 アダプティブ SoC から LPDDR4/4x デバイス 0 2

CK_T_A/B

CK_C_A/B

DQS0 に対するデータ アダプティブ SoC から LPDDR4/4x デバイス -100 +100

DQ[7:0]

DM0

DQS0_T
DQS1 に対するデータ アダプティブ SoC から LPDDR4/4x デバイス -100 +100

DQ[15:8]

DM1

DQS1_T
DQS2 に対するデータ アダプティブ SoC から LPDDR4/4x デバイス -100 +100

DQ[23:16]

DM2

DQS2_T
DQS3 に対するデータ アダプティブ SoC から LPDDR4/4x デバイス -100 +100

DQ[31:24]

DM3

DQS3_T
DQS0 3 アダプティブ SoC から LPDDR4/4x デバイス 0 2

DQS0_T

DQS0_C

DQS1 3 アダプティブ SoC から LPDDR4/4x デバイス 0 2

DQS1_T

DQS1_C

DQS2 3 アダプティブ SoC から LPDDR4/4x デバイス 0 2

DQS2_T

DQS2_C

DQS3 3 アダプティブ SoC から LPDDR4/4x デバイス 0 2

DQS3_T

DQS3_C

 
クロック A に対する DQS0 3 アダプティブ SoC から LPDDR4/4x デバイス -150 +150 DQS0_T CK_A
クロック A に対する DQS1 3 アダプティブ SoC から LPDDR4/4x デバイス -150 +150 DQS1_T CK_A
クロック B に対する DQS2 3 アダプティブ SoC から LPDDR4/4x デバイス -150 +150 DQS2_T CK_B
クロック B に対する DQS3 3 アダプティブ SoC から LPDDR4/4x デバイス -150 +150 DQS3_T CK_B
  1. スキュー計算には、必ずアダプティブ SoC のパッケージ遅延を含めます。
  2. これらの信号は、デュアル ランク デバイスにのみ存在します。
  3. どちらの信号が速いか遅いかは関係なく、2 つの信号の伝搬時間の差がここに示した値を超えないようにします。