次の表に、LPDDR4/4x 信号の配線規則を示します。
| パラメーター | 値 |
|---|---|
| インピーダンスの規則 | |
| シングルエンド CAC 1 およびデータ信号のインピーダンス | 45Ω ±10% |
| 差動クロックおよびデータ ストローブ信号のインピーダンス | 82Ω ±10% |
| トレース長の規則 (アダプティブ SoC から最も遠いデバイスまたは終端まで) | |
| CAC 信号の最大 PCB トレース長 | 3600 mil (内部信号層にのみ配線) |
| データ信号の最大 PCB トレース長 | 3600 mil (アダプティブ SoC から深さ 45mil 以内の内部信号層に配線) |
| CAC 信号とクロック信号の間隔規則 | |
| 同一チャネル内の CAC 信号間の間隔規則 2 |
2H 3 、ただし アダプティブ SoC または LPDDR4/4x デバイス直下では 1H |
| 同一チャネル内の CAC コマンド信号とクロック信号間の最小間隔 2 |
5H 3 、ただし アダプティブ SoC または LPDDR4/4x デバイス直下では 2H |
| 同一チャネル内の CAC/クロック信号とデータ/ストローブ信号間の最小間隔 2 |
7H 3 、ただし アダプティブ SoC または LPDDR4/4x デバイス直下では 2H |
| データとデータ ストローブ信号の間隔規則 | |
| 同一バイト内のデータ信号間の最小間隔 |
2H 3 、ただし アダプティブ SoC または LPDDR4/4x デバイス直下では 1H |
| 同一バイト内のデータ信号とデータ ストローブ信号間の最小間隔 |
5H 3 、ただし アダプティブ SoC または LPDDR4/4x デバイス直下では 1H |
| 異なるバイトのデータ/ストローブ信号間の最小間隔 |
7H 3 、ただし アダプティブ SoC または LPDDR4/4x デバイス直下では 2H |
| 同一チャネル内のデータ/ストローブ信号とその他の信号間の最小間隔 2 |
7H 3 、ただし アダプティブ SoC または LPDDR4/4x デバイス直下では 2H |
| チャネルまたはメモリ インターフェイス間の信号の間隔規則 | |
| 1 つのメモリ インターフェイス内の信号と別のチャネルまたはメモリ インターフェイス内の信号間の最小間隔 |
7H 3 、ただし アダプティブ SoC または LPDDR4/4x デバイス直下では 2H |
| 信号あたりの最大ビア数 | |
| CAC 信号およびクロック信号 | 各 2、ただし 省ピンのピン配置の場合など、2 つ以上のチャネルを通る信号の場合は 4 |
| CKE 信号 | 各 3 |
| データおよびストローブ信号 | 各 2 |
| その他の物理的な設計要件 | |
| CAC/クロック信号は、2 つ以上の内部信号層に配線しないでください。 | |
| バイトのすべてのデータ/ストローブ信号は、1 つの内部信号層に配線してください。 | |
| データ/ストローブ信号は、内部層のメモリ デバイスのできるだけ近くに配線してください。 | |
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