この資料に示す PCB ガイドラインは、次の 2 つの内容に大別されます。
- 電源分配
- 電流ステップ負荷とデバイス使用率
- 推奨する PCB デカップリング キャパシタの数
- キャパシタ仕様の要件
- メモリ インターフェイスの配線
- すべてのメモリ インターフェイスに必要な配線のガイドライン
- DDR4
- LPDDR4/4x
- RLDRAM3
- QDR-IV
- 回路図デザインおよびシミュレーションに関するリソース
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Versal アダプティブ SoC デザイン プロセス資料
- DDR4 and LPDDR4 Timing Models for HyperLynx DDRx Wizard in Versal Adaptive SoC: このチュートリアルでは、Versal アダプティブ SoC の DDR4 および LPDDR4 タイミング モデルを HyperLynx に取り込む方法を紹介します。
- Obtaining and Verifying Versal Adaptive SoC Memory Pinouts: このチュートリアルでは、AMD Vivado™ ツールから有効なメモリピン配置を簡単に取得する方法について説明します。
- 『Versal アダプティブ SoC 回路図レビュー チェックリスト』 (XTP546): 自動回路図チェッカーが新たに追加されています。
- Power Design Manager (PDM) ツール (japan.xilinx.com/power からダウンロード): 個々のデザインに基づくカスタム デカップリング要件が含まれます。
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Versal アダプティブ SoC デザイン プロセス資料