このセクションでは、QDR-IV インターフェイスの PCB デザイン ガイドラインを示します。アダプティブ SoC と QDR-IV デバイスの接続、物理的な設計規則、およびタイミング制約について説明します。
重要:
Versal アダプティブ SoC データシートに記載された最大データ レートを達成するには、このセクションのすべての配線ガイドラインに従う必要があります。一部の規則に限定的に反する、独自または固有のデザインも可能です。その場合はリスクを軽減するために、ほかの配線パラメーターに対して設計や配線上のトレードオフが求められます。これらのトレードオフを評価するには、システム レベルのチャネル シグナル インテグリティ シミュレーションが必要です。このセクションの前に すべてのメモリ インターフェイスに必要な配線のガイドライン をご一読ください。