SPI

Versal アダプティブ SoC PCB デザイン ユーザー ガイド (UG863)

Document ID
UG863
Release Date
2023-09-14
Revision
1.7 日本語
  • SPIx_MISO/SPIx_MOSI と SPIx_CLK 間のスキューは、100ps 以内にします。
  • 4.7kΩ のプルアップ抵抗は、シリアル ペリフェラル インターフェイス (SPI) デバイスに近い SS ピンに配置します。
  • すべての周波数で、マスター/スレーブ コンフィギュレーションに応じてセットアップ/ホールド タイムが Versal アダプティブ SoC および SPI デバイスの要件を満たすことを確認します。
  • 次の式を参照して、セットアップ/ホールド タイムの要件を満たすことを確認し、最大動作周波数を確定します。
    • 定義:
      • Clock_Period = SPI インターフェイス クロック SPI_CLK のクロック周期 (1/FMSPI_CLK または 1/FSSPI_CLK)
      • TMSPICKO max/min = Versal アダプティブ SoC MOSI SPI clock-to-output 遅延 (マスター)
      • TSSPICKO max/min = Versal アダプティブ SoC MOSI SPI clock-to-output 遅延 (スレーブ)
      • TMSPIDCK = Versal アダプティブ SoC SPI セットアップ タイム (マスター)
      • TMSPICKD = Versal アダプティブ SoC SPI ホールド タイム (マスター)
      • TSSPIDCK = Versal アダプティブ SoC SPI セットアップ タイム (スレーブ)
      • TSSPICKD = Versal アダプティブ SoC SPI ホールド タイム (スレーブ)
      • CTO min/max (flash) = SPI デバイス clock-to-output 遅延 (SPI デバイス データシート参照)
      • Tsetup (flash) = SPI デバイス セットアップ タイム (SPI デバイス データシート参照)
      • Thold (flash) = SPI デバイス ホールド タイム (SPI デバイス データシート参照)
      • Max_PCB_trace_delay = SPI_CLK、SPIx_MOSI (マスター モード)、または SPI_CLK、SPIx_MISO (スレーブ モード) の最大 PCB トレース遅延
      • Min_PCB_trace_delay = SPI_CLK、SPIx_MOSI (マスター モード)、SPI_CLK、SPIx_MISO (スレーブ モード) の最小 PCB トレース遅延
    • 数式:
      • マスター モード
        • 書き込み:
          • Tsetup (flash) ≤ Clock_Period – TMSPICKO max – (SPI_CLK PCB トレース遅延と SPIx_MOSI PCB トレース遅延の間のスキュー)
          • Thold (flash) ≤ TMSPICKO min – (SPI_CLK PCB トレース遅延と SPIx_MOSI PCB トレース遅延の間のスキュー)
            注記: スキューのガイドラインは、このセクションの 1 番目の箇条書き項目を参照してください。
        • 読み出し:
          • TMSPIDCK ≤ Clock_Period – CTO max (flash) – 2 x Max_PCB_trace_delay
          • TMSPICKD ≤ CTO min (flash) + 2 x Min_PCB_trace_delay
            注記: 両方の式で PCB トレース遅延を 2 倍しているのは、フラッシュ デバイスまでのラウンドトリップ時間のためです。
      • スレーブ モード
        • 書き込み:
          • TSSPIDCK ≤ Clock_Period – CTO max (flash) – (SPI_CLK PCB トレース遅延と SPIx_MOSI PCB トレース遅延の間のスキュー)
          • TSSPICKD ≤ CTO min (flash) + 2 x Min_PCB_trace_delay
            注記: スキューのガイドラインは、このセクションの 1 番目の箇条書き項目を参照してください。
            注記: 両方の式で PCB トレース遅延を 2 倍しているのは、フラッシュ デバイスまでのラウンドトリップ時間のためです。
        • 読み出し:
          • Tsetup (SPI/Master) ≤ Clock_Period – CTO max (Versal アダプティブ SoC) – 2 x Max_PCB_trace_delay
          • Thold(SPI/Master) ≤ CTO min(Versal アダプティブ SoC) + 2 x Min_PCB_trace_delay
          • 注記: 両方の式で PCB トレース遅延を 2 倍しているのは、フラッシュ デバイスまでのラウンドトリップ時間のためです。
  • PCB でのシグナル インテグリティが適切であることを確認します。
    • Versal デバイスの近端または遠端に反射がない
    • VIH/VIL および VOH/VOL レベルが Versal デバイスとフラッシュ デバイスの両方の要件を満たすことを確認します。