すべてのメモリ インターフェイスに必要な配線のガイドライン

すべてのメモリ インターフェイス (DDR4、LPDDR4/4x、RLD3、および QDR-IV インターフェイス) に適用されるガイドラインを次に示します。

1. 特記のない限り、信号のトレース長を決定する場合、配線制約にパッケージの遅延を含めます。パッケージ遅延の最小値と最大値が既知の場合は、それらの中間値/平均値を使用します。
2. 同じバイト グループの DQ と DQS 信号は、Versal デバイスから DRAM/DIMM まで同じ層で配線する必要があります。必要に応じて、バイト グループにデータ マスク (DM) を含めてください。
3. マルチスロット トポロジでは、ある DIMM からその隣りにある DIMM へ配線する場合は層を変更しないでください。また、可能な限り最上位にある信号層 (DIMM コネクタの最も近く) にデータ バイト グループを配線することを推奨します。DIMM の配置によっては、最も長い DQ バイトを中央または端部に配置できます。
4. フライバイ配線の場合、アドレス、コマンド、制御の各信号は異なる層に配線できますが、可能な限りこのような使用は避けてください。クロストークの問題の要因となり得る誘導性ループを最小限にするために、各信号を 2 つ以上の層に配線しないようにしてください。すべての信号層のスイッチング ビアには、半径 50 ミル以内のグランド ビアが 1 つ必要です。
5. Versal デバイスおよびメモリの駆動電流は、インターフェイスとトポロジによって異なります。詳細は、アンサー レコード 76059 を参照してください。
6. システム クロックが接続されるバンクが DDR4、LPDDR4、または LPDDR4x インターフェイスでも使用される場合、バンク内の I/O 規格の信号レベル要件に準拠するために受信クロック信号をバイアスすることが必要になる場合があります。具体的な要件は、 『Versal アダプティブ SoC SelectIO リソース アーキテクチャ マニュアル』 (AM010) の「AC カップリングの推奨事項」およびアンサー 76062 を参照してください。次の図に、これらの参考資料に記載された DDR4 のユース ケースのバイアス構造を示します。また AMD は、フォールバック オプションとしてバイアス回路は未実装のままとし、DQS_BIAS を使用することを推奨しています。
   図 1. 差動クロック入力を AC カップリングおよび DC バイアスする回路
7. 信号線は、連続した基準プレーン上に配線してください。次の図に示すように、ボイド (穴) 上を通る配線は避けてください。
   図 2. 連続した基準プレーン上の信号配線
   

   

   
   
8. 次の図に示すように、基準プレーンの分断部分は避けて配線してください。
   図 3. 基準プレーンの分断部分への信号配線
   

   

   
   
9. 次の図に示すように、配線は、引き出し線領域を除き、基準プレーンとボイドの境界から常に 30mil 以上離します。
   図 4. 引き出し線領域の配線
   

   

   
   
10. グランド スティッチ ビアを可能にするために、シェブロン パターン (山形模様) の配線を使用します。図 5 に、フライバイ構成で推奨される配線を示します。図 6 には、より密集したクラムシェル構成でグランド スティッチ ビアを可能にするために推奨される配線を示します。
    図 5. グランド スティッチ例 (フライバイ構成)
    

    

    
    
    図 6. グランド スティッチの例 (クラムシェル構成)、赤: 電源、緑: グランド
    

    

    
    

    次の図に、グランド スティッチ ビアを使用した場合と使用しない場合の DDR4 コマンド/アドレス/制御ビットのシミュレーションによるアイ ダイアグラムを示します。左側はグランド スティッチ ビアを使用した場合のシミュレーションで、180mV のアイ高さがあります。右側はグランド スティッチ ビアを使用しない場合のシミュレーションで、アイ高さは 99mV しかありません。

    図 7. グランド スティッチ ビアを使用した場合と使用しない場合のシミュレーション結果
    

    

    
    
11. デバイス (アダプティブ SoC、メモリ コンポーネント、DIMM) 端部の周囲と内側にはできるだけ多くのグランド ビアを設け、特にコーナー部において信号および電源のグランド リターン パスを強化します。コーナーまたは端部では一般に、ボールがグランドに割り当てられることは少なくなります。
12. アドレス/コマンド/制御信号の VTT 終端に関しては、次の図に示すとおり、終端抵抗 4 つと 0.1µF キャパシタ 1 つを物理的に交互に配置する必要があります。アドレス/コマンド/制御信号の VTT ラインのノイズ制限に関する仕様は、メモリ メーカーのデータシートを参照してください。
    図 8. VTT 抵抗とキャパシタ接続の回路図例
    

    

    
    
    図 9. V_TT 終端の配置例
    

    

    
    
13. DIMM トポロジでは、バイパス キャパシタをアドレス/コマンド/制御パッドの近くに配置して、グランド ビアの場所が大きくなるようにします。これらのバイパス キャパシタによって電源からグランドへの低インピーダンス パスが確保されます。これが重要になるのは、アドレス/コマンド/制御ピンの基準がアダプティブ SoC および PCB 上ではグランドで、DIMM 上では電源であるためです。
14. デュアルスロット DIMM トポロジでは、SI 反射の影響を軽減するために、DIMM #0 をアダプティブ SoC から最も遠いコネクタに配置します。DIMM #1 コネクタはアダプティブ SoC に最も近い場所に配置します。
15. 2 つのクロックのコピーと 9 つ以上のコンポーネントがある DDR4 インターフェイスの場合 (デュアルダイ パッケージ (DDP) デバイスのインターフェイスなど)、クロック 1 をデバイス 1、3、5、7... に接続し、クロック 2 をデバイス 2、4、6、8... に接続するといった交互パターンのクロック配線を推奨します。すべての終端はフライバイ トポロジの最後に配置する必要があります。
    図 10. DDR4 の 2CK シングル ランク コンフィギュレーション
    

    

    
    
    図 11. DDR4 の 2CK デュアル ランク コンフィギュレーション
    

    

    
    
16. クラムシェル構成でアドレス ミラーリングを使用する場合、両方のチップ セレクト ラインの終端で適切なデカップリングが使用されていること、および VTT との間に十分なプレーン/トレースの厚みがあることを確認してください。
17. PCB 全体でインピーダンスの連続性を確保するため、すべての PCB トレースはグランド ビアから半径 50mil 以内に配線されている必要があります。
    図 12. グランド ビアの半径