- 調整可能な内部遅延がある PHY とインターフェイスする場合、GEMx_TX_DATA[0:3]/GEMx_TX_CTRL と GEMx_TX_CLK 間のスキューは 50ps 以内にします。
- 調整可能な内部遅延がある PHY とインターフェイスする場合、GEMx_RX_DATA[0:3]/GEMx_RX_CTRL と GEMx_RX_CLK 間のスキューは 50ps 以内にします。
- 内部遅延がない PHY とインターフェイスする場合、ボード上の TX_CLK に対する TX_DATA[0:3] ラインのスキューは、PHY のセットアップ/ホールド タイムの要件を満たす必要があります。ボード上での RX_CLK に対する RX_DATA[0:3] のスキューは、Versal デバイスのセットアップ/ホールド タイムの要件を満たす必要があります。
- セットアップ/ホールド タイムが Versal およびイーサネット PHY デバイスの要件を満たすことを確認します。
- 次の式を参照して、セットアップ/ホールド タイムの要件を満たすことを確認します。
- 定義:
- Clock_Period = イーサネット インターフェイス クロック GEMx_TX_CLK または GEMx_RX_CLK のクロック周期 (1/FGEMTXCLK または 1/FGEMRXCLK)
- TGEMTXCKO max/min = Versal アダプティブ SoC TX clock-to-output 遅延
- TGEMRXDCK = Versal アダプティブ SoC RX セットアップ タイム
- TGEMRXCKD = Versal アダプティブ SoC RX ホールド タイム
- CTO max/min (Ethernet) = イーサネット デバイス clock-to-output 遅延 (イーサネット デバイスのデータシート参照)
- Tsetup (Ethernet) = イーサネット デバイス セットアップ タイム (イーサネット デバイスのデータシート参照)
- Thold (Ethernet) = イーサネット デバイス ホールド タイム (イーサネット デバイスのデータシート参照)
- Max_PCB_trace_delay = GEMx_TX_CLK, GEMx_TX_DATA[0:3] (TX)、GEMx_RX_CLK、GEMx_RX_DATA[0:3] (RX) の間の最大 PCB トレース遅延
- Min_PCB_trace_delay = GEMx_TX_CLK, GEMx_TX_DATA[0:3] (TX)、GEMx_RX_CLK、GEMx_RX_DATA[0:3] (RX) の間の最小 PCB トレース遅延
- 数式:
- [TX]:
- Tsetup (Ethernet) ≤ TGEMTXCKO max + (GEMx_TX_CLK PCB トレース遅延と最大 GEMx_TX_DATA[0:3] PCB トレース遅延の間のスキュー)
- Thold (Ethernet) ≤ TGEMTXCKO min + (GEMx_TX_CLK PCB トレース遅延と最小 GEMx_TX_DATA[0:3] PCB トレース遅延の間のスキュー)注記: スキューのガイドラインは、このセクションの 1 番目と 2 番目の箇条書き項目を参照してください。
- RX:
- TGEMRXDCK ≤ CTO max (Ethernet) + (GEMx_RX_CLK PCB トレース遅延と最大 GEMx_RX_DATA[0:3] PCB トレース遅延の間のスキュー)
- TGEMRXCKD ≤ CTO min (Ethernet) + (GEMx_RX_CLK PCB トレース遅延と最小 GEMx_RX_DATA[0:3] PCB トレース遅延の間のスキュー)注記: スキューのガイドラインは、このセクションの 1 番目と 2 番目の箇条書き項目を参照してください。
- [TX]:
- 定義:
- PCB でのシグナル インテグリティが適切であることを確認します。
-
Versal デバイスの近端または遠端に反射がない
- 30Ω の直列抵抗は、できるだけ各ピンに接近して、アダプティブ SoC の近くの GEMx_TX_CLK ラインおよび PHY の近くの GEMx_RX_CLK ライン上に配置できます。
- この配置はほとんどのセットアップに最適です。
- シミュレーションによってシグナル インテグリティが適切であることを確認します。
- 30Ω の直列抵抗は、できるだけ各ピンに接近して、アダプティブ SoC の近くの GEMx_TX_CLK ラインおよび PHY の近くの GEMx_RX_CLK ライン上に配置できます。
- VIH/VIL および VOH/VOL レベルが Versal デバイスとイーサネット デバイスの両方の要件を満たすことを確認します。
- 値は Versal アダプティブ SoC データシートの「PSIO レベル」に記載されています。
- 使用する電圧 (すなわち、LVCMOS18、LVCMOS33) に合わせて適切なレベルを選択してください。
-
Versal デバイスの近端または遠端に反射がない
- 調整可能な TX/RX 遅延がある PHY とインターフェイスする場合は、Versal および PHY デバイスのセットアップ/ホールド タイムの要件を満たすように、PHY の内部遅延を調整します。