AMD では、Verilog でのみタイミング シミュレーションをサポートしています。Vivado IDE では をクリックするか、write_verilog Tcl コマンドを使用して、開いている合成済みまたはインプリメント済みのデザインのタイミング シミュレーションのネットリストをエクスポートできます。詳細は、 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) を参照してください。
タイミング遅延に読み込まれる標準遅延フォーマット (SDF) ファイルの名前は、シミュレーション ネットリスト内の Verilog システム タスクの $sdf_annotate で指定されます。この指示子は、Vivado IDE の [Simulation Settings] ダイアログ ボックスの [Netlist] タブで -sdf_anno オプションをオンにした場合に、エクスポートされたネットリストに追加されます。SDF ファイルは write_sdf コマンドを使用して書き込まれます。Vivado シミュレータはコンパイル中に SDF ファイルを自動的に読み込みます。
タイミング シミュレーションは時間がかかるので実行しないユーザーが多いのですが、フル タイミング シミュレーションを実行することで、最も実際に近い形でハードウェア動作をモデリングできるので、実行するようにしてください。デザインがハードウェアで動作しない場合は、タイミング シミュレーションでエラーを再現してシミュレーションでエラーをデバッグする方が簡単です。
タイミング シミュレーションを実行しない場合は、次の点を確認してください。
- STA 制約がすべて正しいことを確認します。例外に特に注意します。
- ネットリストが RTL で記述したものと同等であることを確認します。合成ツールで示される推論関連の情報に特に注意します。