Vivado Design Suite では、デザインまたは IP を検証するために複数のロジック シミュレーション オプションが提供されています。Vivado IDE に統合されている Vivado シミュレータでは、デザインのシミュレーション、波形ビューアーでの信号の表示、デザインの確認およびデバッグを必要に応じて実行できます。
図 1. デザイン フローのさまざまな段階でのシミュレーション
Vivado シミュレータでは、デザインのビヘイビアー シミュレーション、構造シミュレーション、インプリメント済みデザインのタイミング シミュレーションを実行できます。論理およびタイミング シミュレーションに Vivado シミュレーションを使用できる箇所はすべて、前の図に示されています。また、エラボレート済み、合成済み、インプリメンテーション済みのデザインから、Verilog や VHDL ネットリスト、および SDF ファイルを書き出して、サードパーティ シミュレータを使用することも可能です。Vivado IDE では、Mentor Graphics、Synopsys、Cadence、Aldec のシミュレータを設定して起動できます。詳細は、 『Vivado Design Suite ユーザー ガイド: ロジック シミュレーション』 (UG900) を参照してください。