Vivado Design Suite では、Synopsys 社および Mentor Graphics 社から提供されるAMD FPGA ロジック合成ツールの使用がサポートされています。Vivado Design Suite では、構造 Verilog または EDIF 形式の合成済みのネットリストをインポートして、インプリメンテーションに使用できます。また、Vivado Design Suite では、ロジック合成ツールから出力される制約 (SDC または XDC) を使用することもできます。
AMD IP およびブロック デザインすべてで Vivado 合成が使用されます。7 シリーズ シリーズ デバイスのメモリ IP などを除き、AMD IP または IP インテグレーター ブロック デザインでのサードパーティ合成ツールの使用はサポートされていません。詳細は、各 IP のデータシートを参照してください。