Vivado 合成では、RTL デザイン全体のグローバルまたはトップダウンの合成が実行されます。Vivado Design Suite では、デフォルトでアウト オブ コンテキスト (OOC) またはボトムアップのデザイン フローが使用され、AMD IP カタログからの IP コアおよび Vivado IP インテグレーターからのブロック デザインが合成されます。また、階層 RTL デザインの特定のモジュールを OOC モジュールとして合成することも可能です。OOC フローでは、階層デザインのデザイン モジュール、IP コア、ブロック デザインを最上位デザインから独立させて合成、インプリメント、および解析できます。OOC 合成されたネットリストは保存され、結果を保存し、ランタイムを短縮するため、最上位インプリメンテーション中に使用されます。OOC フローは、階層チーム デザイン、IP および IP サブシステムの合成およびインプリメント、大型の複雑なデザインのモジュール管理をサポートする効率的な手法です。OOC フローの詳細は、アウト オブ コンテキスト デザイン フローを参照してください。
Vivado Design Suite では、EDIF または構造型 Verilog などのサードパーティ合成ソースもサポートされます。ただし、Vivado IP カタログからの IP コアは Vivado 合成を使用して合成する必要があり、サードパーティ合成ツールで合成することはサポートされていません。7 シリーズ デバイスのメモリ IP など、この要件の例外もいくつかあります。詳細は、IP 個別のデータシートを参照してください。
注記: ISE ネットリスト形式 (NGC) は、7 シリーズ デバイスではサポートされています。AMD UltraScale™
以降のデバイスではサポートされません。
ヒント:
Versal のグローバル モードの合成で
synth dcp
からフローを実行する場合、AMD では、次の dcp をフローに使用することをお勧めしています。 - run を開く:
open_run synth_1
- チェックポイントを生成する:
write_checkpoint synth.dcp